本文主要研究基于FPGA的高速流水線工作方式的FFT實現(xiàn)。圍繞這個目標(biāo)利用Xilinx公司VIRTEX_Ⅱ系列FPGA，及其提供的ISE設(shè)計工具、modelsim仿真工具、Synplify綜合工具及MATLAB，完成了流水線工作方式的FFT中基于每一階運算單元的高效復(fù)數(shù)乘法器的設(shè)計、各階控制單元的設(shè)計、數(shù)據(jù)存儲器的設(shè)計，從而完成1024點流水線工作方式的FFT，達到工作在50MHZ時鐘頻率的設(shè)計要求。
上傳時間： 2013-04-24
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Xilinx官方的6個EDK實驗(中文版)
上傳時間： 2013-04-24
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ISE使用教程，實例說明，快速上手，新手必備
上傳時間： 2013-07-07
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隨著電子技術(shù)的發(fā)展,當(dāng)前數(shù)字系統(tǒng)的設(shè)計正朝著速度快、容量大、體積小、重量輕的方向發(fā)展.FPGA以其功能強大,開發(fā)過程投資少、周期短,可反復(fù)修改,保密性能好,開發(fā)工具智能化等特點成為當(dāng)今硬件設(shè)計的首選方式之一.由于Intel公司的MCS-51系列單片機被公認為8位機的工業(yè)標(biāo)準(zhǔn),因此,使用FPGA模擬實現(xiàn)8051單片機及其外設(shè)的功能便成為大規(guī)模復(fù)雜數(shù)字系統(tǒng)設(shè)計中的重要課題.該文首先介紹了FPGA及Xilinx公司關(guān)于硬件設(shè)計開發(fā)的工具ISE系統(tǒng),繼而用VHDL語言編寫了8051單片機功能實現(xiàn)的源代碼,然后為其設(shè)計了與部分外設(shè)連接的接口模塊,包括8255并行接口、SCI串行接口和KBC鍵盤接口模塊.并將它們封裝到一塊FPGA之中,最終實現(xiàn)了8051單片機的大部分功能.
上傳時間： 2013-07-28
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ise教程，英文版，ise12.1版本，不容錯過。很好。很強大！
上傳時間： 2013-06-29
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隨著集成電路頻率的提高和多核時代的到來，傳統(tǒng)的高速電互連技術(shù)面臨著越來越嚴重的瓶頸問題，而高速下的光互連具有電互連無法比擬的優(yōu)勢，成為未來電互連的理想替代者，也成為科學(xué)研究的熱點問題。目前，由OIF(Optical Intemetworking Forum，光網(wǎng)絡(luò)論壇)論壇提出的甚短距離光互連協(xié)議，主要面向主干網(wǎng)，其延遲、功耗、兼容性等都不能滿足板間、芯片間光互連的需要，因此，研究定制一種適用于板級、芯片級的光互連協(xié)議具有非常重要的研究意義。 本論文將協(xié)議功能分為數(shù)據(jù)鏈路層和物理層來設(shè)計，鏈路層功能包括了協(xié)議原語設(shè)計，數(shù)據(jù)幀格式和數(shù)據(jù)傳輸流程設(shè)計，流量控制機制設(shè)計，協(xié)議通道初始化設(shè)計，錯誤檢測機制設(shè)計和空閑字符產(chǎn)生、時鐘補償方式設(shè)計；物理層功能包含了數(shù)據(jù)的串化和解串功能，多通道情況下的綁定功能，數(shù)據(jù)編解碼功能等。 然后，文章采用FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)技術(shù)實現(xiàn)了定制協(xié)議的單通道模式。重點是數(shù)據(jù)鏈路層的實現(xiàn)，物理層采用定制具備其功能的IP(Intellectual Property,知識產(chǎn)權(quán))——RocketIO來實現(xiàn)。實現(xiàn)的過程中，采用了Xilinx公司的ISE(Integrated System Environment,集成開發(fā)環(huán)境)開發(fā)流程，使用的設(shè)計工具包括:ISE，ModelSim，Synplify Pro,ChipScope等。 最后，本文對實現(xiàn)的協(xié)議進行了軟件仿真和上扳測試，訪真和測試結(jié)果表明，實現(xiàn)的單通道模式，支持的最高串行頻率達到3.5GHz，完全滿足了光互連驗證系統(tǒng)初期的要求，同時由RocketIO的高速串行差分口得到的眼圖質(zhì)量良好，表明對物理層IP的定制是成功的。
標(biāo)簽： FPGA 板級 光互連 協(xié)議研究
上傳時間： 2013-06-28
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現(xiàn)場可編程門陣列(FPGA)是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,它結(jié)合了微電子技術(shù)、電路技術(shù)和EDA(Electronics Design Automation)技術(shù)。隨著它的廣泛應(yīng)用和快速發(fā)展,使設(shè)計電路的規(guī)模和集成度不斷提高,同時也帶來了電子系統(tǒng)設(shè)計方法和設(shè)計思想的不斷推陳出新。 隨著數(shù)字電子技術(shù)的發(fā)展,數(shù)字信號處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語音處理、計算機和多媒體等領(lǐng)域。離散傅立葉變換(DFT)作為數(shù)字信號處理中的基本運算,發(fā)揮著重要作用。而快速傅里葉變換(FFT)算法的提出,使離散傅里葉變換的運算量減小了幾個數(shù)量級,使得數(shù)字信號處理的實現(xiàn)變得更加容易。FFT已經(jīng)成為現(xiàn)代數(shù)字信號處理的核心技術(shù)之一,因此對FFT算法及其實現(xiàn)方法的研究具有很強的理論和現(xiàn)實意義。 本文主要研究如何利用FPGA實現(xiàn)FFT算法,研制具有自主知識產(chǎn)權(quán)的FFT信號處理器。該設(shè)計采用高效基-16算法實現(xiàn)了一種4096點FFT復(fù)數(shù)浮點運算處理器,其蝶形處理單元的基-16運算核采用兩級改進的基-4算法級聯(lián)實現(xiàn),僅用8個實數(shù)乘法器就可實現(xiàn)基-16蝶形單元所需的8次復(fù)數(shù)乘法運算,在保持處理速度的優(yōu)勢下,比傳統(tǒng)的基-16算法節(jié)省了75％的乘法器邏輯資源。 在重點研究處理器蝶形單元設(shè)計的基礎(chǔ)上,本文完成了整個FFT處理器電路的FPGA設(shè)計。首先基于對處理器功能和特點的分析,研究了FFT算法的選取和優(yōu)化,并完成了處理器體系結(jié)構(gòu)的設(shè)計；在此基礎(chǔ)上,以提高處理器處理速度和減小硬件資源消耗為重點研究了具體的實現(xiàn)方案,完成了1.2萬行RTL代碼編程,并在XILINX公司提供的ISE 9.1i集成開發(fā)環(huán)境中實現(xiàn)了處理器各個模塊的RTL設(shè)計：隨后,以XILINX Spartan-3系列FPGA芯片xc3S1000為硬件平臺,完成了整個FFT處理器的電路設(shè)計實現(xiàn)。 經(jīng)過仿真驗證,本文所設(shè)計的FFT處理器芯片運行速度達到了100MHz,占用的FPGA門數(shù)為552806,電路的信噪比可以達到50dB以上,達到了高速高性能的設(shè)計要求。
上傳時間： 2013-04-24
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本文以Turbo碼編譯碼器的FPGA實現(xiàn)為目標(biāo)，對Turbo碼的編譯碼算法和用硬件語言將其實現(xiàn)進行了深入的研究。 首先，在理論上對Turbo碼的編譯碼原理進行了介紹，確定了Max-log-MAF算法的譯碼算法，結(jié)合CCSDS標(biāo)準(zhǔn)，在實現(xiàn)編碼器時，針對標(biāo)準(zhǔn)中給定的幀長、碼率與交織算法，以及偽隨機序列模塊與幀同步模塊，提出了相應(yīng)解決方案；而在相應(yīng)的譯碼器設(shè)計中，采用了FPGA設(shè)計中“自上而下”的設(shè)計方法，權(quán)衡硬件實現(xiàn)復(fù)雜度與處理時延等因素，優(yōu)先考慮面積因素，提高元件的重復(fù)利用率和降低電路復(fù)雜度，來實現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個系統(tǒng)分割成不同的功能模塊，分別闡述了實現(xiàn)過程。 然后，基于Verilog HDL 設(shè)計出12位固點數(shù)據(jù)的Turbo編譯碼器以及仿真驗證平臺，與用Matlab語言設(shè)計的相同指標(biāo)的浮點數(shù)據(jù)譯碼器進行性能比較，得到該設(shè)計的功能驗證。 最后，研究了Tuxbo碼譯碼器幾項最新技術(shù)，如滑動窗譯碼，歸一化處理，停止迭代技術(shù)結(jié)合流水線電路設(shè)計，將改進后的譯碼器與先前設(shè)計的譯碼器分別在ISE開發(fā)環(huán)境中針對目標(biāo)器件xilinx Virtex-Ⅱ500進行電路綜合，證實了這些改進技術(shù)能有效地提高譯碼器的吞吐量，減少譯碼時延和存儲器面積從而降低功耗。
上傳時間： 2013-04-24
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軟件無線電技術(shù)自20世紀(jì)90年代提出以后，在許多通信系統(tǒng)中得到了廣泛應(yīng)用。本文研究了一種軟件無線電數(shù)字通信系統(tǒng)方案的設(shè)計，并著重研究了其中中頻處理單元的設(shè)計和實現(xiàn)。針對實際應(yīng)用，本文提出了一個基于FPGA和DSP的軟件無線電中頻/基帶數(shù)字化處理系統(tǒng)的設(shè)計方案。該系統(tǒng)的特點是所有的中頻信號處理算法全部由軟件實現(xiàn)，它主要包括高速A/D、超大規(guī)模FPGA芯片、高速DSP芯片和外部存儲器等，其中超大規(guī)模FPGA芯片和高速的DSP芯片是系統(tǒng)的核心。DSP芯片采用的是TI公司的C6416，F(xiàn)PGA芯片采用的是Xilinx公司的XC2V2000FG676，既兼顧速度和靈活性，又具有較強的通用性。 本文根據(jù)“基于FPGA的中頻數(shù)字化處理平臺的建立及若干關(guān)鍵算法的實現(xiàn)”研究課題，主要完成了軟件無線電通信系統(tǒng)中頻數(shù)字化若干關(guān)鍵算法實現(xiàn)的任務(wù)，具體包括通用數(shù)字中頻板的設(shè)計、中頻板上FPGA和DSP、D/A的接口設(shè)計、各種數(shù)字通信關(guān)鍵技術(shù)（數(shù)字上/下變頻、調(diào)制解調(diào)、信道編譯碼、交織解交織等）的FPGA實現(xiàn)。本文研究的系統(tǒng)分別在Matlab、ISE、Modelsim、Visual DSP++、ChipScope Pro等軟件中進行了仿真和驗證，并已交付使用。結(jié)果表明，本文提出的方案正確可行，達到了預(yù)定要求。本文的工作對其它軟件無線電系統(tǒng)的實現(xiàn)也具有較大的參考價值。
標(biāo)簽： FPGA 中頻數(shù)字化 關(guān)鍵算法
上傳時間： 2013-04-24
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在船舶交管系統(tǒng)中，雷達信息處理是最重要的組成部分。視頻回波處理中的雜波處理要求實時性很高，大約要在一個距離單元的時間(0.05-0.1us)內(nèi)完成。雜波處理如恒虛警處理本身比較復(fù)雜，這類處理過程又要求快速，圖像顯示系統(tǒng)要求及時的把接收到的雷達方位數(shù)據(jù)從極坐標(biāo)轉(zhuǎn)換成直角坐標(biāo)。在軟件上實現(xiàn)這些算法雖然精度可以達到，但是實時性問題不能滿足。因此這類問題多采用高速專用數(shù)字設(shè)備來實現(xiàn)。FPGA在數(shù)字信號處理領(lǐng)域有非常廣闊的應(yīng)用前景，以其優(yōu)良的性能在數(shù)字信號處理中發(fā)揮了重大的作用。CORDIC算法可以在硬件上以很高的精度實現(xiàn)一些函數(shù)和運算。針對以上幾點，本文提出了利用CORDIC算法，基于FPGA來實現(xiàn)雷達信號處理和圖像顯示的算法研究，用硬件來實現(xiàn)正弦、余弦、正切、乘法、除法、指數(shù)和對數(shù)等基本函數(shù)和運算，把他們設(shè)計成為可重用的IP core，這樣可以滿足實時性和精度的問題。從而在將來的算法研究中方便的調(diào)用，這樣在算法研究中可以節(jié)約大量的時間，在一定程度上降低研究的難度。 圍繞雷達信號處理和圖像顯示，本次課題設(shè)計主要做了如下工作： 1．對CORDIC算法進行分析和研究，以及它在雷達信號處理和圖像顯示中的影響。 2．成功用硬件描述語言在Xilinx公司軟件ISE的環(huán)境下編寫代碼，在Synplify和Modelsim上做了綜合和仿真。 3．對實驗結(jié)果進行精度和速度分析。 4．對雷達信號處理和圖像顯示的相關(guān)算法進行分析和研究。 5．從實例分析IP core的特點，對算法研究的影響和IP core在雷達信號處理和圖像顯示中的應(yīng)用。 最終在實踐環(huán)節(jié)，成功利用CORDIC算法，在FPGA上實現(xiàn)可重用的IP core，這些IP core能夠以很高的精度實現(xiàn)一些基本函數(shù)和運算，在雷達信號處理與圖像顯示中起到很大的作用。
上傳時間： 2013-07-16
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