這是一個分治法應用的又一個例子,利用分治技術,做大整數乘法,尤其是幾百位數以上的乘法,比一般的方法快很多,僅次于快速傅立葉變換.
上傳時間： 2013-11-26
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tin的生成,速度非常快.TIN10000point只用1分36秒
上傳時間： 2014-01-17
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分頁代碼多種格式,訪baidu,速度快分頁代碼多種格式,訪baidu,速度快
上傳時間： 2015-08-30
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快速排序算發,2分法查找,比一般的算發快,編譯通過
上傳時間： 2014-01-17
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求第K個最小值 比2分法還快的算法 只要比N-1次就行
上傳時間： 2016-07-01
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NAND型快閃記憶體分頁機制儲存裝置之設計與實作.pdf 臺灣省的一篇碩士論文
上傳時間： 2014-01-18
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本文設計了基于USB 端口的多路語音信號實時采集系統。在詳細分析其硬件電路的功用與組成的基礎上,給出了軟件的流程圖及部 分關鍵程序代碼。通過在實驗室環境下的系統測試可以得出,該系統具有采集速度快、支持熱插拔、多路同時采集與存儲、實時顯示等優點,可作為對輸入信號要求較高的語音信號處理系統輸入端
上傳時間： 2017-07-11
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基于java的一個分詞程序 速度比較快 精確度比較高
上傳時間： 2014-08-17
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摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
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作為嵌入式系統主控單元——單片機，其軟件往往是一個微觀的實時操作系統，且大部分是為某種應用而專門設計的。系統程序有實時過程控制或實時信息處理的能力，要求能夠及時響應隨機發生的外部事件并對該事件做出快速處理。而分時操作系統卻是把CPU的時間劃分成長短基本相同的時間區間，即“時間片”，通過操作系統的管理，把這些時間片依次輪流地分配給各個用戶使用。如果某個作業在時間片結束之前，整個任務還沒有完成，那么該作業就被暫停下來，放棄CPU，等待下一輪循環再繼續做。此時CPU又分配給另一個作業去使用。由于計算機的處理速度很快，只要時間片的間隔取得適當，那么一個用戶作業從用完分配給它的一個時間片到獲得下一個CPU時間片，中間有所“停頓”；但用戶察覺不出來，好像整個系統全由它“獨占”似的。分時操作系統主要具有以下3個特點：① 多路性。用戶通過各自的終端，可以同時使用一個系統。② 及時性。用戶提出的各種要求，能在較短或可容忍的時間內得到響應和處理。③ 獨占性。在分時系統中，雖然允許多個用戶同時使用一個CPU，但用戶之間操作獨立，互不干涉。分時操作系統主要是針對小型機以上的計算機提出的。一般而言，微處理器（MPU）驅動的通用計算機，系統設計人員對每一臺的最終具體應用都是不得而知的，因此，在價格允許的情況下，硬件設計務求CPU時鐘盡可能的快；計算及管理能力盡可能的強；程序和數據存儲器的容量盡可能的大；各種計算機外設的配接盡可能的詳盡等等，特別是采用分時操作系統的機器，因為是一機多用戶的管理系統，它的要求就更高了。相對而言，微控制器（MCU）俗稱單片機，是一個單片集成系統，它將這些或那些計算機所需的外設，諸如程序和數據存儲器、端口以及有關的子系統集成到一片芯片上。從硬件上，單片機系統與采用分時操作系統的計算機系統是無法比擬的。但是，在單片機系統的設計中，設計人員對其最終具體應用是一清二楚的，它的使用環境相對是單一固定的。所控制的過程的可預見性為分時系統思想的實現提供了可能性。具體一點就是：雖然單片機的CPU速度較低，但其任務是可預見的，這樣作業調度將變得簡單而無須占用很多的CPU時間，同時“時間片”的設計是具體而有針對性的，因此可變得很有效。一、單片機分時系統的設計單片機系統往往是一個嵌入式的控制系統，因此目前絕大部分的單片機系統還是一實時系統。能夠真正體現分時系統的設計思想的往往是那些多路重復檢測控制系統。即便是在這些多路重復檢測控制系統中，它的實時性也是非常重要的。也就是說，在單片機系統中應用了分時系統設計思想，但其及時性應首先進行考慮。
上傳時間： 2013-12-23
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