在數(shù)字通信中，采用差錯控制技術(shù)(糾錯碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu)；而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu)，還利用了信道的統(tǒng)計特性，能充分發(fā)揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設(shè)計是由高性能的復(fù)雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對卷積碼編碼和Viterbi譯碼的設(shè)計原理及其FPGA實現(xiàn)方案進行了研究。同時，將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎(chǔ)知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術(shù)及其在糾錯碼中的應(yīng)用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設(shè)計方法和設(shè)計規(guī)則。再有，對基于FPGA的維特比譯碼器各個模塊和相應(yīng)算法實現(xiàn)、優(yōu)化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明，系統(tǒng)的誤碼率達到了設(shè)計要求，從而驗證了譯碼器設(shè)計的可靠性，所設(shè)計基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
上傳時間： 2013-04-24
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在數(shù)字通信中，采用差錯控制技術(shù)(糾錯碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu)；而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu)，還利用了信道的統(tǒng)計特性，能充分發(fā)揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設(shè)計是由高性能的復(fù)雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對卷積碼編碼和Viterbi譯碼的設(shè)計原理及其FPGA實現(xiàn)方案進行了研究。同時，將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎(chǔ)知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術(shù)及其在糾錯碼中的應(yīng)用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設(shè)計方法和設(shè)計規(guī)則。再有，對基于FPGA的維特比譯碼器各個模塊和相應(yīng)算法實現(xiàn)、優(yōu)化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明，系統(tǒng)的誤碼率達到了設(shè)計要求，從而驗證了譯碼器設(shè)計的可靠性，所設(shè)計基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
上傳時間： 2013-04-24
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由于其很強的糾錯性能和適合硬件實現(xiàn)的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經(jīng)廣泛應(yīng)用于衛(wèi)星通信系統(tǒng)。然而隨著航天事業(yè)的發(fā)展，衛(wèi)星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結(jié)合在研項目，在編譯碼算法、編譯碼器的設(shè)計與實現(xiàn)、編譯碼器性能提高三個方面對卷積編碼和維特比譯碼進行了深入研究，并進一步介紹了使用VHDL語言和原理圖混合輸入的方式，實現(xiàn)一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細過程；然后將設(shè)計下載到XILINX的Virtex2 FPGA內(nèi)部進行功能和時序確認，最終在整個數(shù)據(jù)傳輸系統(tǒng)中測試其性能。本文所實現(xiàn)的維特比譯碼器速率達160Mbps，遠遠高于目前國內(nèi)此領(lǐng)域內(nèi)的相關(guān)產(chǎn)品速率。 首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(shù)(約束長度、生成多項式、碼率以及增信刪余等)對其譯碼性能的影響；針對項目需求，確定卷積編碼器的約束長度、生成多項式格式、碼率和相應(yīng)的維特比譯碼器的回歸長度。 其次，論文介紹了編解碼器的軟、硬件設(shè)計和調(diào)試一根據(jù)已知條件，使用VHDL語言和原理圖混合輸入的方式設(shè)計卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設(shè)計問題，包括編譯碼的基本結(jié)構(gòu)，各個模塊的功能及實現(xiàn)策略，編譯碼器的時序、邏輯綜合等；根據(jù)軟件仿真結(jié)果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進行各自的印制板設(shè)計。利用卷積碼本身的特點，結(jié)合FPGA內(nèi)部結(jié)構(gòu)，采用并行卷積編碼和譯碼運算，設(shè)計出高速編譯碼器；對軟、硬件分別進行驗證和調(diào)試，并將驗證后的軟件下載到FPGA進行電路級調(diào)試。 最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測試設(shè)備在整個數(shù)據(jù)傳輸系統(tǒng)中測試其性能(與沒有采用糾錯編碼的數(shù)傳系統(tǒng)進行比對)；在信道中加入高斯白噪聲，模擬高斯信道，進行誤碼率和信噪比測試。
上傳時間： 2013-04-24
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經(jīng)典的維特比譯碼程序，供參考
上傳時間： 2015-02-28
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該程序是維特比譯碼程序，C語言
上傳時間： 2013-12-05
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詞法分析器一款特特比被好的東西！大家可以隨便用
上傳時間： 2015-03-13
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卷積碼編碼和維特比解碼 當(dāng)K為7 時 供大家參考Convolutional encoding and Viterbi decoding with k 7 rate 1 2
標簽： Convolutional encoding decoding Viterbi
上傳時間： 2013-12-22
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這是log-map或者說是軟輸出維特比算法的一個實現(xiàn)。
上傳時間： 2015-04-18
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維特比譯碼的C程序，專門用于卷積碼的解碼！希望對大家有所幫助！
上傳時間： 2014-01-14
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一種維特比譯碼器狀態(tài)度量初始化的方法和裝置.無壓縮密碼。
上傳時間： 2013-12-17
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