用JSP編寫的線上問卷調查系統，提供JSP及JavaBean源始碼
上傳時間： 2016-07-31
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上傳時間： 2016-03-04
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Java 2 圖形設計卷1 AWT Java 2 圖形設計卷2 SWING 主要內容包括同位體、輕量構件、剪貼板與數據傳輸、顏色、無鼠標操作、打印、布局管理器、國際化、串行化、滾動性，字體與字號以及AWT,swing中的各種構件
上傳時間： 2016-08-08
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雙線性內插法(bi-linear interpolation) 此方法以(x,y)的四個鄰近點來求得最近似的灰度
標簽： interpolation bi-linear 61548 灰度
上傳時間： 2013-12-28
上傳用戶：三人用菜
雙線性內插法(bi-linear interpolation) 此方法以(x,y)的四個鄰近點來求得最近似的灰度
標簽： interpolation bi-linear 61548 灰度
上傳時間： 2014-12-21
上傳用戶：佳期如夢
一個線性規劃的程式 可以解出需要解的方程式的最佳解 說明檔在壓縮檔中 manual is in the rar file
上傳時間： 2014-01-15
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針對一級非線性倒力擺的模糊監督控制應用在系統含有不確定性
上傳時間： 2013-12-23
上傳用戶：yt1993410
1.簡易刪除功能 2.個性圖片 3.版面美化 4.檔案上傳模式 5.檔案線上刪除模式 6.檔案註解 7.限制顯示公告比數功能
上傳時間： 2017-08-11
上傳用戶：TF2015
現代噴氣織機以其高速、高性能等優勢，占據了無梭織機的大部分市場，并成為最有發展前景的一種織機。送經、卷取機構是織機控制系統的重要組成部分，其對經紗張力的控制精度已成為評定織機質量的重要技術指標。因此，提高和改善噴氣織機的電子送經和卷取控制系統的性能非常必要，而且，開發具有高速、高精度的獨立電子送經和卷取控制模塊具有廣闊的應用前景。 本課題研究開發了一款獨立的電子送經和卷取控制模塊，通過人機界面或CAN通訊對該控制系統所需參數進行設置，使其可以根據參數設置應用于不同型號的噴氣織機。通過對系統的控制分析，本課題主要從硬件電路設計、軟件控制及張力控制算法三個方面進行研究。 首先，通過對噴氣織機的性能要求及控制器結構與性能的綜合考慮，系統采用以高速ARM7TDMI為內核的低功耗微處理器LPC2294作為系統控制器，該控制器不僅速度快、性能穩定，而且其豐富的外圍模塊大大簡化了硬件電路的設計。硬件電路設計采用模塊化設計方法，主要功能模塊包括嵌入式最小系統模塊、主軸編碼器采集模塊、張力采集模塊、電機控制模塊、通訊模塊、人機界面模塊、輸入輸出信號模塊等。根據系統需要，對各個模塊的控制器件進行選取，并設計出各個模塊的接口電路。最后，為了提高系統的穩定性和可靠性，在硬件電路設計中采取了隔離、去耦等硬件抗干擾措施。 在軟件設計方面，系統采用嵌入式實時操作系統μC/OS-II，便于系統升級和維護。在系統硬件平臺的基礎上，根據設計要求對操作系統內核進行剪裁和移植，并對系統時鐘節拍進行修改。結合硬件電路及系統控制要求，對系統啟動代碼進行修改；并根據系統對各個功能模塊控制的時效性要求，對系統任務進行合理規劃。為了說明系統采用該RTOS的可行性，對實時性要求最高的張力采集任務進行了實時性分析。對CAN通訊協議進行制定和編程實現，并對I2C、CAN和LCD驅動程序進行開發，另外，對每個任務的功能及控制流程和任務間及任務與中斷間的信息通訊進行了說明。系統在軟件方面也采用了一定的抗干擾技術，對硬件抗干擾進行補充。 最后，針對經紗張力的非線性和滯后性等復雜特性，對張力調節采用模糊參數自整定PID控制算法，設計出張力模糊參數自整定PID控制器。并在Matlab及Simulink工具下，對PID控制器下的張力算法及模糊參數自整定PID控制器下的張力算法進行仿真研究。而且對張力模糊PID控制算法在LPC2294中的實現進行了說明。關鍵詞：ARM； μC/OS-II；噴氣織機；送經卷取；模糊PID
上傳時間： 2013-06-11
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數字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據香農信息理論，只要使Es/N0足夠大，就可以達到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實現最佳譯碼與準最佳譯碼更加容易。卷積碼運用廣泛，被ITU選入第三代移動通信系統，作為包括WCDMA，CDMA2000和TD-SCDMA在內的信道編碼的標準方案。 本文研究了CDMA2000業務通道中的幀結構，對CDMA2000系統中的卷積碼特性及維特比譯碼的性能限進行了分析，并基于MATLAB平臺做了相應的譯碼性能仿真。我們設計了一種可用于CDMA2000通信系統的通用、高速維特比譯碼器。該譯碼器在設計上具有以下創新之處：(1)采用通用碼表結構，支持可變碼率；幀控制模塊和頻率控制器模塊的設計中采用計數器、定時器等器件實現了可變幀長、可變數據速率的數據幀處理方式。(2)結合流水線結構思想，利用四個ACS模塊并行運行，加快數據處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結構進行優化，防止數據讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護處理策略。我們還將設計結果在APEXEP20K30E芯片上進行了硬件實現。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運行于40MHZ系統時鐘下，內部最高譯碼速度可達625kbps。本文所提出的維特比譯碼器硬件結構具有很強的通用性和高速性，可以方便地應用于CDMA2000移動通信系統。
上傳時間： 2013-06-24
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