PCB設計問題集錦
問:
PCB圖中各種字符往往容易疊加在一起,或者相距很近,當板子布得很密時,情況更加嚴重。當我用Verify Design進行檢查時,會產生錯誤,但這種錯誤可以忽略。往往這種錯誤很多,有幾百個,將其他更重要的錯誤淹沒了,如何使Verify Design會略掉這種錯誤,或者在眾多的錯誤中快速找到重要的錯誤。
答:
可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。
問:
What’s mean of below warning:
(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.
答:
這是有關制造方面的一個檢查,您沒有相關設定,所以可以不檢查。
問:
怎樣導出jop文件?
答:
應該是JOB文件吧?低版本的powerPCB與PADS使用JOB文件?,F在只能輸出ASC文件,方法如下
STEP:FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下
選Current比較好/點擊OK/完成
然后在低版本的powerPCB與PADS產品中Import保存的ASC文件,再保存為JOB文件。
問:
怎樣導入reu文件?
答:
在ECO與Design 工具盒中都可以進行,分別打開ECO與Design 工具盒,點擊右邊第2個圖標就可以。
問:
為什么我在pad stacks中再設一個via:1(如附件)和默認的standardvi(如附件)在布線時V選擇1,怎么布線時按add via不能添加進去這是怎么回事,因為有時要使用兩種不同的過孔。
答:
PowerPCB中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件,如電源類只能用Standard VIA等等,這樣操作時就比較方便。詳細設置方法在PowerPCB軟件通中有介紹。
問:
為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?
答:
首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據.
問:
我用ctrl+c復制線時怎設置原點進行復制,ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點
答:
復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹.
問:
用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5),不知有什么辦法可以輕易想拉起左就左,右就右。
答:
具體條件不明,請檢查一下您的DESIGN GRID,是否太大了.
問:
好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起,而你教程里都會好好的(圖8)
答:
這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。
問:
尊敬的老師:
您好!
這個圖已經畫好了,但我只對(如圖1)一種的完全間距進行檢查,怎么錯誤就那么多,不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下,如果還有什么問題請指出來,本人在改進。謝?。。。。?BR>答:
請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程.
問:
U101元件已建好,但元件框的拐角處不知是否正確,請幫忙CHECK
答:
元件框等可以通過修改編輯來完成。
問:
U102和U103元件沒建完全,在自動建元件參數中有幾個不明白:如:
SOIC--》silk screen欄下spacing from pin與outdent from first pin
對應U102和U103元件應寫什么數值,還有這兩個元件SILK怎么自動設置,
以及SILK內有個圓圈怎么才能畫得與該元件參數一致。
答:
Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin
是第一PIN與SILK端點間的距離.請根據元件資料自己計算。
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上傳時間: 2013-10-07
上傳用戶:comer1123
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上傳時間: 2014-01-03
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上傳時間: 2015-06-10
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上傳時間: 2013-11-05
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上傳時間: 2014-12-24
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資源簡介:PCB設計制造常見問題
上傳時間: 2013-10-12
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資源簡介:高速PCB設計常見問題
上傳時間: 2013-11-04
上傳用戶:283155731
資源簡介:在PCB設計中經常會碰到一些棘手的問題,特別對于初學者來說,因此把常見問題加以匯總,希望對大家有用。
上傳時間: 2013-10-15
上傳用戶:cange111
資源簡介:? PCB 設計對于電路設計而言越來越重要。但不少設計者往往只注重原理設計,而對PCB 板的設計布局考慮不多,因此在完成的電路設計中常會出現EMC 問題。文中從射頻電路的特性出發,闡述了射頻電路PCB 設計中需要注意的一些問題。
上傳時間: 2013-10-24
上傳用戶:jiangxiansheng
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上傳時間: 2013-11-25
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上傳時間: 2015-01-01
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上傳時間: 2013-11-10
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資源簡介:高速PCB設計常見問題
上傳時間: 2015-01-01
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上傳時間: 2015-01-01
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上傳時間: 2013-10-24
上傳用戶:cccole0605
資源簡介:在PCB設計中的電磁兼容問題,自行翻譯的德州儀器的技術文檔,對于高速電路板的設計很有指導意義
上傳時間: 2014-01-19
上傳用戶:xyipie
資源簡介:高速PCB設計常見問題,有興趣的朋友這下子可算是有福氣了。
上傳時間: 2013-12-26
上傳用戶:fanboynet
資源簡介:PCB設計問與答 問答設計到了PCB設計中的諸多因素 對很多關鍵的問題都有精辟的回答
上傳時間: 2016-01-09
上傳用戶:D&L37
資源簡介:高速的PCB設計注意的問題,在高頻的電路設計中十分有用,注意到此可以減輕很多任務!
上傳時間: 2017-01-10
上傳用戶:zhangyigenius
資源簡介:介紹了Protel使用中常見的問題包括Protel使用的60個問題和解答和PCB設計指引
上傳時間: 2014-01-30
上傳用戶:qw12
資源簡介:詳細介紹了高速PCB設計中需要注意的問題以及注意這些問題的原因,對于設計高速PCB有非常大的幫助!
上傳時間: 2013-04-24
上傳用戶:ukuk
資源簡介:? 信號完整性是高速數字系統中要解決的一個首要問題之一,如何在高速PCB 設計過程中充分考慮信號完整性因素,并采取有效的控制措施,已經成為當今系統設計能否成功的關鍵。在這方面,差分線對具有很多優勢,比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和...
上傳時間: 2014-12-24
上傳用戶:540750247
資源簡介:? 討論了高速PCB 設計中涉及的定時、反射、串擾、振鈴等信號完整性( SI)問題,結合CA2DENCE公司提供的高速PCB設計工具Specctraquest和Sigxp,對一采樣率為125MHz的AD /DAC印制板進行了仿真和分析,根據布線前和布線后的仿真結果設置適當的約束條件來控制高速P...
上傳時間: 2013-11-06
上傳用戶:zhang97080564
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上傳時間: 2013-10-19
上傳用戶:nairui21
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上傳時間: 2014-12-24
上傳用戶:時代電子小智
資源簡介:? 在高速數字電路飛速發展的今天,信號的頻率不斷提高, 信號完整性設計在P C B設計中顯得日益重要。其中由于傳輸線效應所引起的信號反射問題是信號完整性的一個重要方面。本文研究分析了高速PCB 設計中的反射問題的產生原因,并利用HyperLynx 軟件進行了仿...
上傳時間: 2013-10-16
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