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AES加、解密算法的FPGA優化設計

  • 資源大小:2143 K
  • 上傳時間: 2013-05-25
  • 上傳用戶:captainjn
  • 資源積分:2 下載積分
  • 標      簽: FPGA AES 解密 算法

資 源 簡 介

2000年10月2日,美國國家標準與技術研究所宣布采用Rijndael算法作為高級加密標準,并于2002年5月26日正式生效,AES算法將在今后很長一段時間內,在信息安全中扮演重要角色。因此,對AES算法實現的研究就成為了國內外的熱點,會在信息安全領域得到廣泛的應用。用FPGA實現AES算法具有快速、靈活、開發周期短等優點。 本論文就是針對AES加、解密算法在同一片FPGA中的優化實現問題,在深入分析了AES算法的整體結構、基本變換以及加、解密流程的基礎上,對AES算法的加、解密系統的FPGA優化設計進行了研究。主要內容為: 1.確定了實現方案以及關鍵技術,在比較了常用的結構后,采用了適合高速并行實現AES加、解密算法的結構——內外混合的流水線結構,并給出了總體的設計框圖。由于流水線結構不適用于反饋模式,為了達到較高的運算速度,該系統使用的是電碼本模式(ECB)的工作方式; 2.對各個子模塊的設計分別予以詳細分析,結合算法本身和FPGA的特點,采用查表法優化處理了字節代換運算,列混合運算和密鑰擴展運算。同時,考慮到應用環境的不同,本設計支持數據分組為128比特,密鑰長度為128比特、192比特以及256比特三種模式下的AES算法加、解密過程。完成了AES加、解密算法在同一片FPGA中實現的這個系統的優化設計; 3.利用QLJARTUSII開發工具進行代碼的編寫工作和綜合編譯工作,在 MODELSIM中進行仿真并給出仿真結果,給出了各個模塊和整個設計的仿真測試結果; 4.和其他類似的設計做了橫向對比,得出結論:本設計在保證了速度的基礎上實現了資源和速度的均衡,在性能上具有較大的優勢。

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