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基于FPGA的數(shù)字中頻收發(fā)信機(jī)的設(shè)計(jì)與實(shí)現(xiàn).rar

資 源 簡(jiǎn) 介

軟件無(wú)線電(Software Defined Radio)是無(wú)線通信系統(tǒng)收發(fā)信機(jī)的發(fā)展方向,它使得通信系統(tǒng)的設(shè)計(jì)者可以將主要精力集中到收發(fā)機(jī)的數(shù)字處理上,而不必過多關(guān)注電路實(shí)現(xiàn)。在進(jìn)行數(shù)字處理時(shí),常用的方案包括現(xiàn)場(chǎng)可編程門陣列(FPGA)、數(shù)字信號(hào)處理器(DSP)和專用集成電路(ASIC)。FPGA以其相對(duì)較低的功耗和相對(duì)較低廉的成本,成為許多通信系統(tǒng)的首先方案。正是在這樣的前提下,本課題結(jié)合軟件無(wú)線電技術(shù),研究并實(shí)現(xiàn)基于FPGA的數(shù)字收發(fā)信機(jī)。 @@ 本論文主要研究了發(fā)射機(jī)和接收機(jī)的結(jié)構(gòu)和相關(guān)的硬件實(shí)現(xiàn)問題。首先,從理論上對(duì)發(fā)射機(jī)和接收機(jī)結(jié)構(gòu)進(jìn)行研究,找到收發(fā)信機(jī)設(shè)計(jì)中關(guān)鍵問題。其次,在理論上有深刻認(rèn)識(shí)的基礎(chǔ)上,以FPGA為手段,將反饋控制算法、反饋補(bǔ)償算法和前饋補(bǔ)償算法落實(shí)到硬件電路上。同步一直是數(shù)字通信系統(tǒng)中的關(guān)鍵問題,它也是本文的研究重點(diǎn)。本文在研究了已有各種同步方法的基礎(chǔ)上,設(shè)計(jì)了一種新的同步方法和相應(yīng)的接收機(jī)結(jié)構(gòu),并以硬件電路將其實(shí)現(xiàn)。最后,針對(duì)所設(shè)計(jì)的硬件系統(tǒng),本文還進(jìn)行了充分的硬件系統(tǒng)測(cè)試。硬件測(cè)試的各項(xiàng)數(shù)據(jù)結(jié)果表明系統(tǒng)設(shè)計(jì)方案是可行的,基本實(shí)現(xiàn)了數(shù)字中頻收發(fā)機(jī)系統(tǒng)的設(shè)計(jì)要求。 @@ 本文中發(fā)射機(jī)系統(tǒng)是以Altera公司EP2C70F672C6為硬件平臺(tái),接收機(jī)系統(tǒng)以Altera公司EP2S180F1020C3為硬件平臺(tái)。收發(fā)系統(tǒng)均是在Ouartus Ⅱ 8.0環(huán)境下,通過編寫Verilog HDL代碼和調(diào)用Altera IP core加以實(shí)現(xiàn)。在將設(shè)計(jì)方案落實(shí)到硬件電路實(shí)現(xiàn)之前,各種算法均使用MATLAB進(jìn)行原理仿真,并在MATLAB仿真得到正確結(jié)果的基礎(chǔ)上,使用Quartus Ⅱ 8.0中的功能仿真工具和時(shí)序仿真工具進(jìn)行了前仿真和后仿真。所有仿真結(jié)果無(wú)誤后,可下載至硬件平臺(tái)進(jìn)行調(diào)試,通過Quartus Ⅱ 8.0中集成的SignalTap邏輯分析儀,可以實(shí)時(shí)觀察電路中各點(diǎn)信號(hào)的變化情況,并結(jié)合示波器和頻譜儀,得到硬件測(cè)試結(jié)果。 @@關(guān)鍵詞:SDR;數(shù)字收發(fā)機(jī);FPGA;載波同步;符號(hào)同步

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