人民郵電出版社<<設(shè)計(jì)與驗(yàn)證verilog hdl >>一書(shū)的配套光盤(pán),包含書(shū)上所有原代碼,特別是狀態(tài)機(jī)部分,值得學(xué)習(xí)
資源簡(jiǎn)介：人民郵電出版社一書(shū)的配套光盤(pán),包含書(shū)上所有原代碼,特別是狀態(tài)機(jī)部分,值得學(xué)習(xí)
上傳時(shí)間： 2013-05-30
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資源簡(jiǎn)介： 設(shè)計(jì)與驗(yàn)證verilog hdl【作者：王誠(chéng)、吳繼華；出版社：人民郵電出版社】 本書(shū)以實(shí)例講解的方式對(duì)hdl語(yǔ)言的設(shè)計(jì)方法進(jìn)行介紹。全書(shū)共分9章，第1章至第3章主要介紹了verilog hdl語(yǔ)言的基本概念、設(shè)計(jì)流程、語(yǔ)法及建模方式等。
上傳時(shí)間： 2013-11-19
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資源簡(jiǎn)介：Design and Test_verilog hdl——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—verilog hdl》配書(shū)源代碼，很多使用的實(shí)例，并有說(shuō)明，是學(xué)習(xí)verilog 不可多得的好資料。
上傳時(shí)間： 2016-02-18
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資源簡(jiǎn)介：《設(shè)計(jì)與驗(yàn)證verilog hdl》光盤(pán)內(nèi)容
上傳時(shí)間： 2013-12-02
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資源簡(jiǎn)介：人民郵電出版社<<設(shè)計(jì)與驗(yàn)證verilog hdl >>一書(shū)的配套光盤(pán),包含書(shū)上所有原代碼,特別是狀態(tài)機(jī)部分,值得學(xué)習(xí)
上傳時(shí)間： 2013-12-27
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資源簡(jiǎn)介：《設(shè)計(jì)與驗(yàn)證veriloghdl》源碼實(shí)例 和 verilog規(guī)范
上傳時(shí)間： 2017-04-18
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資源簡(jiǎn)介：設(shè)計(jì)與驗(yàn)證verilog_實(shí)例，經(jīng)典的hdl書(shū)籍，強(qiáng)烈推薦
上傳時(shí)間： 2016-11-07
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資源簡(jiǎn)介：PCI(Peripheral Component Interconnect)總線以其高性能、低成本、開(kāi)放性、獨(dú)立于處理器、軟件透明等眾多優(yōu)點(diǎn)成為當(dāng)今最流行的計(jì)算機(jī)局部總線。在嵌入式系統(tǒng)領(lǐng)域中，許多IP都是基于PCI總線設(shè)計(jì)的。本文闡述一種以ARM9作為CPU的嵌入式系統(tǒng)的PCI北橋設(shè)計(jì)與驗(yàn)證...
上傳時(shí)間： 2013-05-22
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資源簡(jiǎn)介：無(wú)MCU的USB2.0設(shè)備控制器IP設(shè)計(jì)與驗(yàn)證
上傳時(shí)間： 2013-10-27
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資源簡(jiǎn)介：針對(duì)電子系統(tǒng)容易出現(xiàn)的熱失效問(wèn)題，論述在電子系統(tǒng)的熱管理設(shè)計(jì)與驗(yàn)證中，對(duì)半導(dǎo)體器件結(jié)溫的估算和測(cè)量方法。通過(guò)測(cè)量半導(dǎo)體器件內(nèi)部二極管參數(shù)，來(lái)繪制二極管正向壓降與其溫度關(guān)系曲線，進(jìn)而求解出器件的結(jié)溫估算值，以指導(dǎo)熱管理設(shè)計(jì)；采用熱分布測(cè)量和極...
上傳時(shí)間： 2013-11-10
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資源簡(jiǎn)介：減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用verilog hdl語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說(shuō)明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖...
上傳時(shí)間： 2015-03-28
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資源簡(jiǎn)介：如題所示.可復(fù)用SPI模塊IP核的設(shè)計(jì)與驗(yàn)證
上傳時(shí)間： 2014-01-12
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資源簡(jiǎn)介：基于I2C 的語(yǔ)音采集與播放 verilog hdl源代碼
上傳時(shí)間： 2016-07-25
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資源簡(jiǎn)介：這是一個(gè)介紹32位RISC處理器軟核的設(shè)計(jì)與驗(yàn)證
上傳時(shí)間： 2014-01-04
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資源簡(jiǎn)介：一種RapidIO_IP核的設(shè)計(jì)與驗(yàn)證_蔡葉芳這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！
上傳時(shí)間： 2021-11-09
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資源簡(jiǎn)介：AC620開(kāi)發(fā)板學(xué)習(xí)資料（FPGA系統(tǒng)設(shè)計(jì)與驗(yàn)證實(shí)戰(zhàn)指南）
上傳時(shí)間： 2021-12-16
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資源簡(jiǎn)介：該文檔為基于Actel FPGA的1394總線控制節(jié)點(diǎn)邏輯設(shè)計(jì)與驗(yàn)證講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-02-27
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資源簡(jiǎn)介：該文檔為IEEE1394總線事務(wù)層的設(shè)計(jì)與驗(yàn)證講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-02-27
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資源簡(jiǎn)介：該文檔為基于FPGA嵌入式硬核的PCIExpress總線接口設(shè)計(jì)與驗(yàn)證講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-04-07
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資源簡(jiǎn)介：隨著星載電子系統(tǒng)復(fù)雜度、小型化需求的提高，SoC已經(jīng)成為應(yīng)對(duì)未來(lái)星載電子系統(tǒng)設(shè)計(jì)需求的解決途徑。為了簡(jiǎn)化設(shè)計(jì)流程并且提高部件的可重用性，在目前的SoC設(shè)計(jì)中引入了稱之為平臺(tái)的體系結(jié)構(gòu)模板，用它來(lái)描述采用已有的標(biāo)準(zhǔn)核來(lái)開(kāi)發(fā)SoC的方法。在星載電子系統(tǒng)...
上傳時(shí)間： 2013-06-07
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資源簡(jiǎn)介：本項(xiàng)目完成的是中國(guó)地面數(shù)字電視融合方案發(fā)端系統(tǒng)的FPGA設(shè)計(jì)與實(shí)現(xiàn)。采用Stratix系列的EP1S80F1020C5FPGA為基礎(chǔ)構(gòu)建了主硬件處理平臺(tái)。系統(tǒng)中能量擴(kuò)散、LDPC編碼、符號(hào)交織、星座映射、同步PN頭插入、3780點(diǎn)IFFTOFDM調(diào)制以及信號(hào)成形4倍插值滾降濾波器等都是...
上傳時(shí)間： 2013-07-05
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資源簡(jiǎn)介：隨著SOC技術(shù)、IP技術(shù)以及集成電路技術(shù)的發(fā)展，RISC軟核處理器的研究與開(kāi)發(fā)設(shè)計(jì)開(kāi)始受到了人們的重視。基于FPGA的RISC軟核處理器在各個(gè)行業(yè)開(kāi)始得到了廣泛的應(yīng)用，特別是在一些基于FPGA的嵌入式系統(tǒng)中有著越來(lái)越廣泛的應(yīng)用前景。 該論文在研究了大量國(guó)內(nèi)外技術(shù)...
上傳時(shí)間： 2013-07-21
上傳用戶：caozhizhi
資源簡(jiǎn)介：本CD-ROM包括《verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書(shū)中的全部例子，這些例子全部通過(guò)了驗(yàn)證。第七章以后的設(shè)計(jì)實(shí)例，不僅有verilog-hdl的例子，也附了包括VB、VC++等源程序,甚至將DLL的生成方法也詳盡地作了說(shuō)明。
上傳時(shí)間： 2014-01-19
上傳用戶：lixinxiang
資源簡(jiǎn)介：verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-08-06
上傳用戶：eeworm
資源簡(jiǎn)介：專輯類----可編程邏輯器件相關(guān)專輯 verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.rar
上傳時(shí)間： 2013-07-23
上傳用戶：小宇NVO
資源簡(jiǎn)介：專輯類-可編程邏輯器件相關(guān)專輯-96冊(cè)-1.77G verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.pdf
上傳時(shí)間： 2013-04-24
上傳用戶：vodssv
資源簡(jiǎn)介：·本書(shū)從用戶的角度全面闡述了verilog hdl語(yǔ)言的重要細(xì)節(jié)和基本設(shè)計(jì)方法，并詳細(xì)介紹了verilog 2001版的主要改進(jìn)部分。本書(shū)重點(diǎn)關(guān)注如何應(yīng)用verilog語(yǔ)言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計(jì)和驗(yàn)證，而不僅僅講解語(yǔ)法。全書(shū)從基本概念講起，并逐漸過(guò)渡到編程語(yǔ)言接口以及...
上傳時(shí)間： 2013-04-24
上傳用戶：gyq
資源簡(jiǎn)介：基于FPGA的交通燈的設(shè)計(jì) 有verilog hdl 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n
上傳時(shí)間： 2013-08-18
上傳用戶：BOBOniu
資源簡(jiǎn)介：基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的verilog hdl源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
上傳時(shí)間： 2013-08-18
上傳用戶：問(wèn)題問(wèn)題
資源簡(jiǎn)介：《verilog hdl程序設(shè)計(jì)與實(shí)踐》系統(tǒng)講解了verilog hdl的基本語(yǔ)法和高級(jí)應(yīng)用技巧，對(duì)于每個(gè)知識(shí)點(diǎn)都按照開(kāi)門(mén)見(jiàn)山、自頂向下的方式來(lái)組織內(nèi)容，在介紹相關(guān)知識(shí)點(diǎn)之前，先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場(chǎng)景，讓讀者不僅掌握基本語(yǔ)法，還能夠獲得深層次...
上傳時(shí)間： 2013-11-22
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