spi總線控制器的fpga實(shí)現(xiàn) verilog源代碼及測(cè)試
資源簡(jiǎn)介：spi總線控制器的fpga實(shí)現(xiàn) verilog源代碼及測(cè)試
上傳時(shí)間： 2013-12-22
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資源簡(jiǎn)介：介紹了HDLC協(xié)議RS485總線控制器的fpga實(shí)現(xiàn)
上傳時(shí)間： 2013-11-04
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資源簡(jiǎn)介：介紹了HDLC協(xié)議RS485總線控制器的fpga實(shí)現(xiàn)
上傳時(shí)間： 2013-10-18
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資源簡(jiǎn)介：基于地址總線接口的四倍頻編碼器信號(hào)接口的 fpga實(shí)現(xiàn) verilog HDL的
上傳時(shí)間： 2014-08-12
上傳用戶：ayfeixiao
資源簡(jiǎn)介：flash接口控制器的VHDL以及verilog源代碼和Testbench程序
上傳時(shí)間： 2013-12-26
上傳用戶：netwolf
資源簡(jiǎn)介：DDR2 SDRAM 控制器的fpga實(shí)現(xiàn)
上傳時(shí)間： 2014-01-14
上傳用戶：康郎
資源簡(jiǎn)介：該文檔為PCI總線協(xié)議的fpga實(shí)現(xiàn)及驅(qū)動(dòng)設(shè)計(jì)講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-02-01
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資源簡(jiǎn)介：該文檔為DDR內(nèi)存控制器的fpga實(shí)現(xiàn)總結(jié)文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-03-20
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資源簡(jiǎn)介：隨著星載電子系統(tǒng)復(fù)雜度、小型化需求的提高，SoC已經(jīng)成為應(yīng)對(duì)未來(lái)星載電子系統(tǒng)設(shè)計(jì)需求的解決途徑。為了簡(jiǎn)化設(shè)計(jì)流程并且提高部件的可重用性，在目前的SoC設(shè)計(jì)中引入了稱之為平臺(tái)的體系結(jié)構(gòu)模板，用它來(lái)描述采用已有的標(biāo)準(zhǔn)核來(lái)開(kāi)發(fā)SoC的方法。在星載電子系統(tǒng)...
上傳時(shí)間： 2013-06-07
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資源簡(jiǎn)介：基于fpga的spi控制器.doc,包括fpga實(shí)現(xiàn)地源代碼和協(xié)議的基本介紹
上傳時(shí)間： 2017-02-06
上傳用戶：cazjing
資源簡(jiǎn)介：基于fpga的spi控制器.doc,包括fpga實(shí)現(xiàn)地源代碼和協(xié)議的基本介紹
上傳時(shí)間： 2014-03-06
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資源簡(jiǎn)介：隨著計(jì)算機(jī)網(wǎng)絡(luò)與嵌入式控制技術(shù)的迅速發(fā)展，作為傳統(tǒng)運(yùn)輸行業(yè)的鐵路系統(tǒng)對(duì)此也有了新的要求，列車通信網(wǎng)絡(luò)應(yīng)運(yùn)而生。經(jīng)過(guò)多年的發(fā)展，國(guó)際電工委員會(huì)(IEC)為了規(guī)范列車通信網(wǎng)絡(luò)，于1999年通過(guò)了IEC61375-1標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)將列車通信網(wǎng)絡(luò)分為兩條總線：絞線式列...
上傳時(shí)間： 2013-07-18
上傳用戶：wxhwjf
資源簡(jiǎn)介：本文利用verilog HDL語(yǔ)言在fpga上實(shí)現(xiàn)IC總線的規(guī)范，又簡(jiǎn)要介紹了Quartus Ⅱ設(shè)計(jì)環(huán)境和設(shè)計(jì)方法，以及fpga的設(shè)計(jì)流程。在此基礎(chǔ)上，重點(diǎn)介紹了I
上傳時(shí)間： 2013-04-24
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資源簡(jiǎn)介：verilog實(shí)現(xiàn) spi接口的fpga實(shí)現(xiàn) 通過(guò)仿真，修改后即可應(yīng)用
上傳時(shí)間： 2016-10-01
上傳用戶：shus521
資源簡(jiǎn)介：采用fpga實(shí)現(xiàn)色彩空間轉(zhuǎn)換R’G’B’ to Y’CbCr的VHDL和verilog源代碼,支持xilinx的各種器件.
上傳時(shí)間： 2013-12-12
上傳用戶：lps11188
資源簡(jiǎn)介：sram讀模塊基于fpga的實(shí)現(xiàn) verilog源代碼
上傳時(shí)間： 2014-01-06
上傳用戶：ma1301115706
資源簡(jiǎn)介：本論文重點(diǎn)分析了PCI總線接口的設(shè)計(jì).對(duì)PCI總線協(xié)議的分析理解是進(jìn)行PCI總線接口設(shè)計(jì)的前提,而對(duì)PCI總線接口的功能分析和結(jié)構(gòu)劃分是設(shè)計(jì)的關(guān)鍵.本文在理解協(xié)議的基礎(chǔ)上,對(duì)PCI總線接口的整體設(shè)計(jì)和子模塊的劃分以及verilog實(shí)現(xiàn)進(jìn)行了詳細(xì)的分析和闡述,并編寫測(cè)...
上傳時(shí)間： 2013-06-12
上傳用戶：lizhizheng88
資源簡(jiǎn)介：數(shù)字信號(hào)處理的fpga實(shí)現(xiàn)(第二版）書的源代碼。
上傳時(shí)間： 2013-09-01
上傳用戶：wangzhen1990
資源簡(jiǎn)介：隨著以太網(wǎng)技術(shù)的不斷發(fā)展，網(wǎng)絡(luò)的傳輸速度已經(jīng)由最初的10M發(fā)展到現(xiàn)在的10,000M。用可編程邏輯器件(fpga)實(shí)現(xiàn)以太網(wǎng)控制器與其它SOC系統(tǒng)的互連成為當(dāng)前的研究熱點(diǎn)。本文闡述了MAC層的fpga設(shè)計(jì)、仿真及測(cè)試；介紹了整個(gè)系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分，并對(duì)各個(gè)模塊...
上傳時(shí)間： 2013-07-17
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資源簡(jiǎn)介：USB控制器VHDL程（usb_xilinx_vhdl）,用XILINX公司的fpga實(shí)現(xiàn)
上傳時(shí)間： 2013-12-19
上傳用戶：cainaifa
資源簡(jiǎn)介：本文件是iic總線控制器的vhdl語(yǔ)言的源代碼程序
上傳時(shí)間： 2015-05-14
上傳用戶：xhz1993
資源簡(jiǎn)介：數(shù)字信號(hào)處理的fpga實(shí)現(xiàn)(第二版）書的源代碼。
上傳時(shí)間： 2015-08-16
上傳用戶：偷心的海盜
資源簡(jiǎn)介：spi串口的內(nèi)核實(shí)現(xiàn)（vhdl）,可以用qII等軟件直接加到fpga或者CPLD里面.
上傳時(shí)間： 2014-01-04
上傳用戶：569342831
資源簡(jiǎn)介：spi串口的內(nèi)核實(shí)現(xiàn) 分verilog和HDLC實(shí)現(xiàn)
上傳時(shí)間： 2014-01-16
上傳用戶：qb1993225
資源簡(jiǎn)介：基于atmel公司的at91rm9200的驅(qū)動(dòng)spi總線鍵盤的源代碼，在ads下編譯通過(guò)并能正常工作
上傳時(shí)間： 2016-04-05
上傳用戶：徐孺
資源簡(jiǎn)介：spi協(xié)議的fpga實(shí)現(xiàn)(Verlog).
上傳時(shí)間： 2016-05-13
上傳用戶：VRMMO
資源簡(jiǎn)介：fpga設(shè)計(jì)的I2C總線控制器的MASTER端的程序
上傳時(shí)間： 2016-10-02
上傳用戶：李夢(mèng)晗
資源簡(jiǎn)介：spi總線控制器，包含vhdl和verilog兩種代碼方式來(lái)實(shí)現(xiàn)。
上傳時(shí)間： 2014-01-16
上傳用戶：410805624
資源簡(jiǎn)介：spi串口的內(nèi)核實(shí)現(xiàn)（分別使用verilog和vhdl語(yǔ)言描述的）
上傳時(shí)間： 2014-01-24
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資源簡(jiǎn)介：spi總線Master的verilog代碼
上傳時(shí)間： 2017-02-26
上傳用戶：fredguo
