課程設計報告_先進先出(FIFO)頁面置換算法 里面全齊,不過是DOS的界面,希望對大家有些幫助
資源簡介:課程設計報告_先進先出(FIFO)頁面置換算法 里面全齊,不過是DOS的界面,希望對大家有些幫助
上傳時間: 2017-01-20
上傳用戶:小儒尼尼奧
資源簡介:操作系統(tǒng)先進先出FIFO程序并發(fā)執(zhí)行演示實驗程序?qū)嶒瀳蟾婕釉创a!
上傳時間: 2016-08-13
上傳用戶:anng
資源簡介:這是一個先進先出FIFO存儲器的設計源碼
上傳時間: 2016-10-06
上傳用戶:libinxny
資源簡介:java課程設計報告_計算器設計報告
上傳時間: 2017-01-30
上傳用戶:lyy1234
資源簡介:一個用VHDL源碼編寫的先進先出(FIFO)緩沖器模塊.可以進行FIFO的仿真驗證
上傳時間: 2014-02-28
上傳用戶:lunshaomo
資源簡介:操作系統(tǒng)課程設計之存儲管理---最佳置換算法
上傳時間: 2014-01-27
上傳用戶:change0329
資源簡介:計算機操作系統(tǒng)課程設計,在VC++環(huán)境下實現(xiàn)頁面置換算法。
上傳時間: 2019-06-30
上傳用戶:mmx1427
資源簡介:課程實驗,自己做的一個關(guān)于請求分布的程序, 采用先進先出算法(FIFO)和最近最久未使用算法(LRU)進行頁面的置換
上傳時間: 2014-02-01
上傳用戶:shawvi
資源簡介:異步FIFO控制器的設計 主要用于異步先進先出控制器的設計。 所用語言Verilog HDL.
上傳時間: 2014-11-05
上傳用戶:bjgaofei
資源簡介:關(guān)于操作系統(tǒng):先進先出調(diào)度算法(FIFO)處理缺頁中斷
上傳時間: 2014-01-03
上傳用戶:CHENKAI
資源簡介:這是一個操作系統(tǒng)的p,v操作的程序,其中還包含了執(zhí)行結(jié)果和一份課程設計報告,請斑竹查收^_^
上傳時間: 2013-12-29
上傳用戶:as275944189
資源簡介:模擬分頁式存儲管理中硬件的地址轉(zhuǎn)換和用先進先出調(diào)度算法(FIFO)處理缺頁中斷
上傳時間: 2013-12-22
上傳用戶:天涯
資源簡介:實時FIFO先進先出隊列,為內(nèi)核線程間通信提供高效而且高可靠性通信機制
上傳時間: 2013-12-29
上傳用戶:bruce5996
資源簡介:圖鄰接矩陣 鄰接表的建立_數(shù)據(jù)結(jié)構(gòu)課程設計報告
上傳時間: 2016-02-29
上傳用戶:Shaikh
資源簡介:FIFO(先進先出隊列)通常用于數(shù)據(jù)的緩存和用于容納異步信號的頻率或相位的差異。本FIFO的實現(xiàn)是利用 雙口RAM 和讀寫地址產(chǎn)生模塊來實現(xiàn)的.FIFO的接口信號包括異步的寫時鐘(wr_clk)和讀時鐘(rd_clk)、 與寫時鐘同步的寫有效(wren)和寫數(shù)據(jù)(wr_data)...
上傳時間: 2014-01-25
上傳用戶:趙云興
資源簡介:操作系統(tǒng)中內(nèi)存頁面的先進先出的替換算法FIFO
上傳時間: 2014-09-09
上傳用戶:kristycreasy
資源簡介:詳細的課程設計報告及源代碼,并可運行出結(jié)果.有詳細的流程圖及設計分析-
上傳時間: 2013-12-17
上傳用戶:sz_hjbf
資源簡介:FIFO.v verilog實現(xiàn)的先進先出存儲器
上傳時間: 2016-08-25
上傳用戶:GHF
資源簡介:操作系統(tǒng)課程設計《頁面置換算法》,內(nèi)含設計文檔。 設計要求為:作業(yè)共有320條指令,即它的地址空間為32頁,目前它的所有頁都還未調(diào)入內(nèi)存。再模擬過程中,如果所訪問的指令已在內(nèi)存,則顯示其物理地址,并轉(zhuǎn)下一條指令。如果所訪問的指令還未裝入內(nèi)存,...
上傳時間: 2014-03-10
上傳用戶:banyou
資源簡介:語法分析器(C++)源代碼+其詳細的課程設計報告 輸入的文法可以消除左遞歸并提取公共左因子求出文法的非終結(jié)集合——FIRST和FOLLOW集并對輸入的算符優(yōu)先文法,構(gòu)造算符優(yōu)先關(guān)系表
上傳時間: 2013-12-29
上傳用戶:bakdesec
資源簡介:賦值語言翻譯(C++)源代碼+詳細的課程設計報告 定義賦值語句;分析出翻譯中要解決的問題;明確翻譯錯誤的表達以及處理
上傳時間: 2014-02-25
上傳用戶:小鵬
資源簡介:先進先出緩存器的verilog設計與實現(xiàn)
上傳時間: 2017-02-25
上傳用戶:com1com2
資源簡介:FIFO先進先出隊列,一種緩存、或一種管道、設備、接口(Verilog HDL程序,內(nèi)附說明)
上傳時間: 2014-01-22
上傳用戶:pompey
資源簡介:先進先出存儲電路FIFO,實現(xiàn)隊列存儲結(jié)構(gòu)
上傳時間: 2014-11-01
上傳用戶:924484786
資源簡介:16*16位的先進先出隊列FIFO程序,可作參考
上傳時間: 2013-12-22
上傳用戶:kikye
資源簡介:這個是對先進先出隊列FIFO的理解,希望能幫到大家,
上傳時間: 2017-06-28
上傳用戶:小眼睛LSL
資源簡介:模電函數(shù)發(fā)生器課程設計報告, 現(xiàn)在我們通過對函數(shù)信號發(fā)生器的原理以及構(gòu)成設計一個能變換出三角波、正弦波、方波的簡易發(fā)生器。我們通過對電路的分析,參數(shù)的確定選擇出一種最適合本課題的方案。在達到課題要求的前提下保證經(jīng)濟、方便、優(yōu)化的設計策略。
上傳時間: 2014-01-14
上傳用戶:qiao8960
資源簡介:操作系統(tǒng)課程設計報告 文件系統(tǒng)模擬 一、課程設計目的 通過模擬文件系統(tǒng)的實現(xiàn),深入理解操作系統(tǒng)中文件系統(tǒng)的理論知識。 二、課程設計要求 通過課程設計,要求學生主要掌握如下內(nèi)容: 1.設計出文件系統(tǒng)中常用的數(shù)據(jù)結(jié)構(gòu); 2.理解文件系統(tǒng)的工作流程...
上傳時間: 2013-12-26
上傳用戶:gonuiln
資源簡介:EDA課程設計報告(交通信號控制器的VHDL的設計),vhdl語言!!1
上傳時間: 2013-06-23
上傳用戶:壞壞的華仔
資源簡介:東南大學 protel課程設計報告
上傳時間: 2013-11-09
上傳用戶:exxxds