用VHDL語言編寫的兩個四位二進制數(shù)相減,其結(jié)果會出現(xiàn)進位
資源簡介:用VHDL語言編寫的兩個四位二進制數(shù)相減,其結(jié)果會出現(xiàn)進位
上傳時間: 2015-08-25
上傳用戶:daoxiang126
資源簡介:用java語言編寫的兩個網(wǎng)格袋布局管理器
上傳時間: 2013-12-21
上傳用戶:qazxsw
資源簡介:這是一個用multisim編寫的用8421BCD碼表示的兩個一位十進制數(shù)相加的加法器
上傳時間: 2016-09-17
上傳用戶:kelimu
資源簡介:這是我自己寫的兩個8位二進制數(shù)的乘法程序,在xilinx Spartan3E 上已經(jīng)調(diào)試成功,拿出來與大家分享!
上傳時間: 2015-11-09
上傳用戶:alan-ee
資源簡介:用VHDL語言編寫的,利用FPGA模擬示雙通道波器功能,兩個通道各自輸入正弦信號,合成“李薩如”圖
上傳時間: 2016-02-20
上傳用戶:1159797854
資源簡介:該程序為用VHDL語言編寫的彩燈控制程序! 通過狀態(tài)機實現(xiàn)三個彩燈的狀態(tài)裝換,紅燈亮2秒,綠燈亮3秒,黃燈亮1秒! 時鐘頻率為1HZ! 通過該程序也可以改成交通燈的情況
上傳時間: 2014-01-03
上傳用戶:qunquan
資源簡介:用VHDL語言編寫的代碼,以供大家學(xué)習(xí)和交流,方便大家學(xué)習(xí)!
上傳時間: 2013-09-05
上傳用戶:龍飛艇
資源簡介:用C語言編的兩個小小程序,有什么不妥,請給發(fā)有EMAIL:zjxpyud2004@126.com
上傳時間: 2013-12-21
上傳用戶:jackgao
資源簡介:用VHDL語言編寫的三人表決器,多數(shù)服從少數(shù),或者一致通過。
上傳時間: 2014-01-11
上傳用戶:cc1915
資源簡介:是一個用VHDL語言編寫的pwm程序,可以方便地用來和nios連接,實現(xiàn)對nios的功能擴展。
上傳時間: 2015-04-04
上傳用戶:xiaohuanhuan
資源簡介:用VHDL語言編寫的FFT程序,有些參考價值哦
上傳時間: 2013-12-20
上傳用戶:lifangyuan12
資源簡介:用VHDL語言編寫的自動售貨機程序,下載到EDA實驗板上可實現(xiàn)基本的買貨售貨找零顯示總錢等功能。
上傳時間: 2015-04-30
上傳用戶:181992417
資源簡介:這個是用VHDL語言編寫的除法器,僅僅供大家參考.
上傳時間: 2013-12-15
上傳用戶:金宜
資源簡介:用VHDL語言編寫的語言,可以利用MODELSIM進行仿真.對于初學(xué)者,則更有參考價值.
上傳時間: 2015-05-14
上傳用戶:13188549192
資源簡介:全加器的詳細(xì)設(shè)計思路和用VHDL語言編寫的詳細(xì)源代碼
上傳時間: 2014-01-12
上傳用戶:zhaiyanzhong
資源簡介:用VHDL語言編寫的代碼,以供大家學(xué)習(xí)和交流,方便大家學(xué)習(xí)!
上傳時間: 2015-06-23
上傳用戶:vodssv
資源簡介:用VHDL語言編寫的代碼,以供大家學(xué)習(xí)和交流,方便大家學(xué)習(xí)!
上傳時間: 2014-01-02
上傳用戶:Late_Li
資源簡介:用VHDL語言編寫的代碼,以供大家學(xué)習(xí)和交流,方便大家學(xué)習(xí)!
上傳時間: 2013-11-29
上傳用戶:jyycc
資源簡介:這是一個用VHDL語言編寫的并口轉(zhuǎn)串口程序,在altera開發(fā)系統(tǒng)下驗證通過,運用于開發(fā)板與計算機之間的通信,源程序可以提供參考
上傳時間: 2014-12-21
上傳用戶:cylnpy
資源簡介:用VHDL語言編寫的LED顯示器驅(qū)動電路的設(shè)計源程序
上傳時間: 2015-07-27
上傳用戶:cuiyashuo
資源簡介:一個用VHDL語言編寫的全加器,是數(shù)字電路EDA設(shè)計的一個例子,可能不太特別,但是應(yīng)該可以用一下的。
上傳時間: 2014-10-29
上傳用戶:ayfeixiao
資源簡介:這是用VHDL 語言編寫的參數(shù)可以直接設(shè)置的2n倍時鐘分頻器,在運用時,不需要閱讀VHDL源代碼,只需要把clk_div2n.vhd加入當(dāng)前工程便可以直接調(diào)用clk_div2n.bsf。
上傳時間: 2015-08-23
上傳用戶:xinyuzhiqiwuwu
資源簡介:用VHDL語言編寫的三位二進制的乘法器,其原理是每位相乘后再錯位相加
上傳時間: 2014-08-31
上傳用戶:66666
資源簡介:采用ANSYS軟件的APDL語言編寫的兩個命令流文件,用于計算含缺陷管道的失效概率,將參數(shù)稍作改動,可用于其它結(jié)構(gòu)的可靠性分析
上傳時間: 2015-08-27
上傳用戶:watch100
資源簡介:用VHDL語言編寫的串口通信程序 通過仿真驗證
上傳時間: 2015-08-29
上傳用戶:bruce5996
資源簡介:用VHDL語言編寫的異步通信控制器源代碼程序
上傳時間: 2014-01-23
上傳用戶:caixiaoxu26
資源簡介:這是用VHDL語言編寫的一個DDS頻率合成器的源程序
上傳時間: 2013-12-27
上傳用戶:lijinchuan
資源簡介:一個用VHDL語言編寫的加法器,希望大家能夠得到啟示。
上傳時間: 2014-02-22
上傳用戶:wanghui2438
資源簡介:一個用VHDL語言編寫的譯碼器程序,希望學(xué)習(xí)的人能夠下載學(xué)習(xí)。
上傳時間: 2013-12-23
上傳用戶:as275944189
資源簡介:一個用VHDL語言編寫的乘法器程序,望大家多多支持啊。
上傳時間: 2015-12-09
上傳用戶:hewenzhi