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本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語(yǔ)言描述.

  • 資源大小:2 K
  • 上傳時(shí)間: 2013-12-03
  • 上傳用戶:bling
  • 資源積分:2 下載積分
  • 標(biāo)      簽: Verilog HDL 程序 全加器

資 源 簡(jiǎn) 介

本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語(yǔ)言描述.

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