基于SMART-I實驗平臺的時鐘電路設計與實現 - 免費下載

VHDL/FPGA/Verilog資源 文件大小：302 K

?? 資源詳細信息

文件格式
RAR
所屬分類
上傳用戶
上傳時間
文件大小
302 K
所需積分
2 積分
推薦指數
????? (5/5)

?? 溫馨提示：本資源由用戶 x184372250 上傳分享，僅供學習交流使用。如有侵權，請聯系我們刪除。

資源簡介

基于SMART-I實驗平臺的時鐘電路設計與實現，利用vhdl編程進行仿真，并且下載實現，功能正確

源碼文件列表

?? 共 5 個源碼文件 點擊文件名可在線查看源代碼

1 ??
clock.vho
大小: 49.21 KB
查看源碼
2 ??
clock_vhd.sdo
大小: 52.53 KB
查看源碼
3 ??
clock.vho
大小: 64 KB
查看源碼
4 ??
clock_vhd.sdo
大小: 55.85 KB
查看源碼
??
溫馨提示：點擊文件名或"查看源碼"按鈕可在線瀏覽源代碼，支持語法高亮顯示。

立即下載此資源

提示：下載后請用壓縮軟件解壓，推薦使用 WinRAR 或 7-Zip

資源說明

?? 下載說明

  • 下載需消耗 2積分
  • 24小時內重復下載不扣分
  • 支持斷點續傳
  • 資源永久有效

?? 使用說明

  • 下載后用解壓軟件解壓
  • 推薦 WinRAR 或 7-Zip
  • 如有密碼請查看說明
  • 解壓后即可使用

?? 積分獲取

  • 上傳資源獲得積分
  • 每日簽到免費領取
  • 邀請好友注冊獎勵
  • 查看詳情 →

相關標簽

點擊標簽查看更多相關資源：

相關資源推薦