精簡CPU設(shè)計(jì)，需要的可以下來看看,是VERILOG語言寫的
資源簡介：精簡CPU設(shè)計(jì)，需要的可以下來看看,是VERILOG語言寫的
上傳時間： 2015-10-28
上傳用戶：dyctj
資源簡介：簡單的CPU設(shè)計(jì)數(shù)字系統(tǒng)實(shí)驗(yàn)，使用的是精簡指令，水平代碼生成
上傳時間： 2016-08-18
上傳用戶：zsjzc
資源簡介：針對傳統(tǒng)儀表具有的硬件資源不足、速度慢等功能缺陷，提出了一種基于單片機(jī)的CPU設(shè)計(jì)方案，即擴(kuò)展CPU,直接從主CPU對應(yīng)的數(shù)據(jù)顯示LO口上獲取數(shù)據(jù)，這種獲取數(shù)據(jù)的雙CPU設(shè)計(jì)方案中主從CPU之間在功能
上傳時間： 2013-08-01
上傳用戶：李彥東
資源簡介：FPGA RSIC CPU設(shè)計(jì)文檔和源碼是EDA中對CPU設(shè)計(jì)非常好用的程序
上傳時間： 2013-08-21
上傳用戶：cppersonal
資源簡介：CPU設(shè)計(jì)
上傳時間： 2013-11-04
上傳用戶：zhichenglu
資源簡介：一種實(shí)用的單片機(jī)雙CPU設(shè)計(jì)方案及其應(yīng)用:針對傳統(tǒng)儀表具有的硬件資源不足、速度慢等功能缺陷,提出了一種基于單片機(jī)的CPU設(shè)計(jì)方案,即擴(kuò)展CPU,直接從主CPU對應(yīng)的數(shù)據(jù)顯示I/O口上獲取數(shù)據(jù),這種獲取數(shù)據(jù)的雙CPU設(shè)計(jì)方案中主從CPU之間在功能上相互獨(dú)立,主CPU不受擴(kuò)...
上傳時間： 2013-10-30
上傳用戶：evil
資源簡介：FPGA的CPU設(shè)計(jì)
上傳時間： 2013-11-20
上傳用戶：yqs138168
資源簡介：FPGA的CPU設(shè)計(jì)
上傳時間： 2015-01-01
上傳用戶：lansedeyuntkn
資源簡介：一個8位CISC結(jié)構(gòu)的精簡CPU，2還提供了編譯器
上傳時間： 2013-12-28
上傳用戶：whenfly
資源簡介：有是一個簡單的CPU設(shè)計(jì)的開發(fā)過程！里面 有代碼，和分析，設(shè)計(jì)過程！獻(xiàn)給初學(xué)者的！
上傳時間： 2015-04-18
上傳用戶：hxy200501
資源簡介：一個非常簡單的CPU設(shè)計(jì)的原代碼,是用verilog編寫的
上傳時間： 2014-12-08
上傳用戶：siguazgb
資源簡介：用VHDL 編寫的一個16位的CPU 設(shè)計(jì)方案，可以執(zhí)行8條指令。
上傳時間： 2015-07-19
上傳用戶：shawvi
資源簡介：sdcc是為51等小型嵌入式CPU設(shè)計(jì)的c語言編譯器支持?jǐn)?shù)種不同類型的CPU
上傳時間： 2015-07-24
上傳用戶：skfreeman
資源簡介：大型risc處理器設(shè)計(jì)源代碼,這是書中的代碼 基于流水線的risc CPU設(shè)計(jì)
上傳時間： 2014-12-05
上傳用戶：myworkpost
資源簡介：CPU設(shè)計(jì)，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料
上傳時間： 2014-01-21
上傳用戶：shus521
資源簡介：這是一篇關(guān)于8位RISC CPU設(shè)計(jì)的文章，其中包含了用Verilog語言編寫的CPU內(nèi)核程序
上傳時間： 2013-12-22
上傳用戶：CHENKAI
資源簡介：CPU設(shè)計(jì)中關(guān)于加法器，乘法器，除法器設(shè)計(jì)的ppt，希望對硬件學(xué)習(xí)的人有幫助
上傳時間： 2016-02-09
上傳用戶：671145514
資源簡介：簡單的CPU 設(shè)計(jì) 用hdl語句設(shè)計(jì) 能實(shí)現(xiàn)基本的功能
上傳時間： 2014-01-22
上傳用戶：bruce5996
資源簡介：Quartus II 5.0下寫的一個單總線架構(gòu)的CPU設(shè)計(jì)，包括控制器、運(yùn)算器、譯碼電路等。模擬的時鐘脈沖也給出。已經(jīng)通過Quartus II 5.0運(yùn)行。可以給需要設(shè)計(jì)總線架構(gòu)CPU的同學(xué)一點(diǎn)參考。
上傳時間： 2013-12-10
上傳用戶：familiarsmile
資源簡介：初學(xué)CPU設(shè)計(jì)（完全教程）包括verilog代碼以及文檔說明那個
上傳時間： 2016-04-23
上傳用戶：獨(dú)孤求源
資源簡介：CPU設(shè)計(jì)中的controlunit源碼，其中附帶了時序仿真。通過Sequencing Logic 產(chǎn)生 control_signals,具體的信號可在controlsignal.mif文件中直接修改。
上傳時間： 2016-05-25
上傳用戶：com1com2
資源簡介：簡單的16位CPU的VHDL設(shè)計(jì) vhdl代碼和CPU設(shè)計(jì)過程
上傳時間： 2016-06-04
上傳用戶：tonyshao
資源簡介：FPGA RSIC CPU設(shè)計(jì)文檔和源碼是EDA中對CPU設(shè)計(jì)非常好用的程序
上傳時間： 2013-12-24
上傳用戶：haoxiyizhong
資源簡介：16位CPU設(shè)計(jì)VHDL源碼，其中包括alu，clock，memory等部分的設(shè)計(jì)
上傳時間： 2016-06-30
上傳用戶：saharawalker
資源簡介：基于FPGA的CPU設(shè)計(jì) VHDL 編寫
上傳時間： 2016-07-14
上傳用戶：tzl1975
資源簡介：使用verilog作為CPU設(shè)計(jì)語言實(shí)現(xiàn)單數(shù)據(jù)通路五級流水線的CPU。具有32個通用寄存器、一個程序計(jì)數(shù)器PC、一個標(biāo)志寄存器FLAG，一個堆棧寄存器STACK。存儲器尋址粒度為字節(jié)。數(shù)據(jù)存儲以32位字對準(zhǔn)。采用32位定長指令格式，采用Load/Store結(jié)構(gòu)，ALU指令采用三地址...
上傳時間： 2013-12-11
上傳用戶：源弋弋
資源簡介：大二要做的CPU設(shè)計(jì)的參考報告 注意是參考 真有毅力的人可以把按他的畫下來 下決心前要慎重，很考眼力~
上傳時間： 2016-07-30
上傳用戶：cc1
資源簡介：用VHDL語言開發(fā)的一個16位的具有5級流水線的CPU設(shè)計(jì)
上傳時間： 2013-12-10
上傳用戶：wangchong
資源簡介：可綜合的VerilogHDL設(shè)計(jì)實(shí)例: ---簡化的RISC 8位CPU設(shè)計(jì)簡介---
上傳時間： 2016-08-09
上傳用戶：zwei41
資源簡介：A Relatively Simple RISC CPU 設(shè)計(jì)源碼并附詳細(xì)的說明文檔。可以ModelSim進(jìn)行仿真，并可以用synplify進(jìn)行綜合。
上傳時間： 2014-06-27
上傳用戶：bjgaofei
