采用Verilog HDL硬件語言設(shè)計(jì),實(shí)現(xiàn)基本的公用電話計(jì)費(fèi)功能,設(shè)計(jì)完整.
資源簡(jiǎn)介:采用Verilog HDL硬件語言設(shè)計(jì),實(shí)現(xiàn)基本的公用電話計(jì)費(fèi)功能,設(shè)計(jì)完整.
上傳時(shí)間: 2014-01-11
上傳用戶:tzl1975
資源簡(jiǎn)介:此設(shè)計(jì)采用Verilog HDL硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊,一個(gè)提供同步信號(hào)(H_SYNC和V_SYNC)及像素位置信息;另一個(gè)接收像素位置信息,并輸出顏色信號(hào)。這樣便于進(jìn)行圖形修改,同時(shí)也容易實(shí)現(xiàn)
上傳時(shí)間: 2015-04-11
上傳用戶:myworkpost
資源簡(jiǎn)介:采用Verilog HDL編程語言實(shí)現(xiàn)led顯示,有工程代碼用QII軟件編譯調(diào)試
上傳時(shí)間: 2013-12-18
上傳用戶:小草123
資源簡(jiǎn)介:一本不錯(cuò)的Verilog HDL硬件語言實(shí)用教程,全中文版
上傳時(shí)間: 2013-12-19
上傳用戶:hjshhyy
資源簡(jiǎn)介:用EVC4.0實(shí)現(xiàn)的一種類似于BASIC的編程語言,可以實(shí)現(xiàn)基本的編程并可以執(zhí)行
上傳時(shí)間: 2013-12-23
上傳用戶:luke5347
資源簡(jiǎn)介:通過匯編語言設(shè)計(jì)的一個(gè)定時(shí)小程序,實(shí)現(xiàn)基本的定時(shí)計(jì)數(shù)功能
上傳時(shí)間: 2016-09-23
上傳用戶:daguda
資源簡(jiǎn)介:這個(gè)源代碼可以實(shí)現(xiàn)基本的文本編輯功能,包括字體設(shè)置(大小、粗斜體、下劃線、類型和顏色)、文本對(duì)齊方式設(shè)置、文本編輯、文檔排版等功能。本程序具有微軟Office的界面風(fēng)格,有菜單欄、工具欄、狀態(tài)欄和右鍵菜單等
上傳時(shí)間: 2015-03-30
上傳用戶:dreamboy36
資源簡(jiǎn)介:實(shí)現(xiàn)遠(yuǎn)程掉用WEB服務(wù)。實(shí)現(xiàn)基本的算術(shù)計(jì)算功能。
上傳時(shí)間: 2016-02-13
上傳用戶:lanjisu111
資源簡(jiǎn)介:此程序可以實(shí)現(xiàn)基本的網(wǎng)絡(luò)聊天功能,開發(fā)環(huán)境VC
上傳時(shí)間: 2013-12-22
上傳用戶:ccclll
資源簡(jiǎn)介:自己編寫的一個(gè)Verilog HDL小程序,實(shí)現(xiàn)基本的task調(diào)用function的功能,對(duì)初學(xué)者有用。在xilinx的ISE仿真調(diào)試通過
上傳時(shí)間: 2014-01-15
上傳用戶:秦莞爾w
資源簡(jiǎn)介:利用VB語言來實(shí)現(xiàn)二極管的控制,一個(gè)相當(dāng)完整的程序。
上傳時(shí)間: 2013-12-06
上傳用戶:lyy1234
資源簡(jiǎn)介:采用Verilog HDL 語言實(shí)現(xiàn)整形dct算法,設(shè)計(jì)合理,算法簡(jiǎn)單,是紅色邏輯開發(fā)板試驗(yàn)程序,值得一看。
上傳時(shí)間: 2013-12-23
上傳用戶:aeiouetla
資源簡(jiǎn)介:采用Verilog HDL設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理,整個(gè)電路可劃分為三部分:采樣電路、門控電路和譯碼電路
上傳時(shí)間: 2013-12-21
上傳用戶:zgu489
資源簡(jiǎn)介:用Verilog HDL硬件描述語言實(shí)現(xiàn)多人搶答器功能,有計(jì)時(shí),計(jì)分,報(bào)警等功能。
上傳時(shí)間: 2015-11-25
上傳用戶:1427796291
資源簡(jiǎn)介:針對(duì)多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開發(fā)。采用Verilog HDL 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅(qū)動(dòng)程序采用DriverWorks ...
上傳時(shí)間: 2013-12-24
上傳用戶:tedo811
資源簡(jiǎn)介:MP3音樂是目前最為流行的音樂格式,因其音質(zhì)、復(fù)雜度與壓縮比的完美折中,占據(jù)著廣闊的市場(chǎng),不僅在互聯(lián)網(wǎng)上廣為流傳,而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對(duì)象,在實(shí)時(shí)性、面積等約束條件下,研究MP3解碼電路的設(shè)計(jì)方法,...
上傳時(shí)間: 2013-07-01
上傳用戶:xymbian
資源簡(jiǎn)介:采用Verilog HDL設(shè)計(jì),在Altera EP1S10S780C6開發(fā)板上實(shí)現(xiàn) 選取6MHz為基準(zhǔn)頻率,演奏的是梁祝樂曲
上傳時(shí)間: 2015-04-11
上傳用戶:chongcongying
資源簡(jiǎn)介:采用Verilog HDL語言編寫的實(shí)用電梯控制器,這是一個(gè)在實(shí)驗(yàn)室里模擬的項(xiàng)目,分為主控制器與分控制器,主控制器完成運(yùn)行方向、顯示樓層、關(guān)開電梯門、與分控制器通訊等功能;分控制器是在每一層的設(shè)備,實(shí)現(xiàn)顯示電梯當(dāng)前所在樓層、接收乘客上升下降要求等功能...
上傳時(shí)間: 2014-01-23
上傳用戶:日光微瀾
資源簡(jiǎn)介:采用Verilog HDL語言編寫的步進(jìn)電機(jī)位置系統(tǒng),實(shí)現(xiàn)步進(jìn)電機(jī)的定速、加速、減速、定位,且速率和加減速度都能做到連續(xù)可調(diào)的程序,對(duì)控制類相關(guān)的學(xué)習(xí)者價(jià)值很高
上傳時(shí)間: 2016-03-21
上傳用戶:aix008
資源簡(jiǎn)介:WINCE平臺(tái)上實(shí)現(xiàn)基本的色譜譜圖顯示程序的設(shè)計(jì)。在Wince下用C#語言來模擬顯示色譜圖譜,采用了用定點(diǎn)與隨機(jī)點(diǎn)兩種方法來實(shí)現(xiàn).
上傳時(shí)間: 2013-12-03
上傳用戶:windwolf2000
資源簡(jiǎn)介:·詳細(xì)說明:正式出版物《Verilog HDL 硬件描述語言》一書的精美 PDF 電子版。- Official publication Verilog HDL Hardware Description Language a book fine PDF electron version.目????? 錄譯者序前言第1章?? 簡(jiǎn)介&n
上傳時(shí)間: 2013-07-02
上傳用戶:6404552
資源簡(jiǎn)介:Verilog HDL硬件描述語言的教程
上傳時(shí)間: 2015-04-04
上傳用戶:lnnn30
資源簡(jiǎn)介:用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。
上傳時(shí)間: 2015-05-02
上傳用戶:zukfu
資源簡(jiǎn)介:正式出版物《Verilog HDL 硬件描述語言》一書的精美 PDF 電子版。
上傳時(shí)間: 2015-06-16
上傳用戶:xymbian
資源簡(jiǎn)介:Verilog HDL硬件描述語言電子書
上傳時(shí)間: 2015-06-18
上傳用戶:ljt101007
資源簡(jiǎn)介:Verilog HDL硬件描述語言,徐振林編著。pdf格式。
上傳時(shí)間: 2014-12-04
上傳用戶:tianyi223
資源簡(jiǎn)介:Verilog HDL硬件描述語言 01簡(jiǎn)介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達(dá)式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗(yàn)證.PDF 12建模實(shí)例.PDF 13語法參考.PDF
上傳時(shí)間: 2013-12-28
上傳用戶:Andy123456
資源簡(jiǎn)介:臺(tái)灣Verilog HDL硬件描述性語言,適合有基礎(chǔ)的人
上傳時(shí)間: 2014-01-09
上傳用戶:13681659100
資源簡(jiǎn)介:實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過,采用Verilog HDL編寫.
上傳時(shí)間: 2013-12-18
上傳用戶:hfmm633
資源簡(jiǎn)介:簡(jiǎn)單的cpu 設(shè)計(jì) 用HDL語句設(shè)計(jì) 能實(shí)現(xiàn)基本的功能
上傳時(shí)間: 2014-01-22
上傳用戶:bruce5996