該程序實現一個數字鐘 - 免費下載

VHDL/FPGA/Verilog資源 文件大小：674 K

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資源簡介

該程序實現一個數字鐘，帶調整時間功能，在調整時間時，對應的位置閃爍顯示。 CLR 為清零端，該鍵為‘1’時，時鐘顯示”000000“； EN 計數使能端，該鍵為‘1’時，時鐘停止； MODE 模式選擇按鈕，在4種模式下循環：正常-小時調整-分調整-秒調整。 INC 調整時間按鈕，該鍵為‘1’時，對應位置加1；

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