相 關(guān) 資 源

• 用VERILOG語(yǔ)言實(shí)現(xiàn)了J-K觸發(fā)器,可綜合可仿真通過(guò)免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)了J-K觸發(fā)器,可綜合可仿真通過(guò)

  標(biāo)簽： VERILOG J-K 語(yǔ)言 觸發(fā)器

  上傳時(shí)間： 2014-01-25

  上傳用戶(hù)：kelimu

• 用VERILOG語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。

  標(biāo)簽： VERILOG 8bit 語(yǔ)言 加法器

  上傳時(shí)間： 2013-12-19

  上傳用戶(hù)：alan-ee

• 用VERILOG語(yǔ)言實(shí)現(xiàn)了8BIT編碼器.免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)了8BIT編碼器.

  標(biāo)簽： VERILOG 8BIT 語(yǔ)言 編碼器

  上傳時(shí)間： 2016-07-15

  上傳用戶(hù)：lgnf

• 用VERILOG語(yǔ)言實(shí)現(xiàn)了常用3-8譯碼器.免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)了常用3-8譯碼器.

  標(biāo)簽： VERILOG 語(yǔ)言 譯碼器

  上傳時(shí)間： 2014-01-19

  上傳用戶(hù)：xg262122

• 用VERILOG語(yǔ)言實(shí)現(xiàn)了全加器,可綜合可仿真通過(guò)免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)了全加器,可綜合可仿真通過(guò)

  標(biāo)簽： VERILOG 語(yǔ)言 全加器 仿真

  上傳時(shí)間： 2013-12-25

  上傳用戶(hù)：love1314

• 本程序用C語(yǔ)言實(shí)現(xiàn)了集成神經(jīng)網(wǎng)絡(luò)解決廣義異或問(wèn)題。用神經(jīng)網(wǎng)絡(luò)集成方法做成表決網(wǎng),可克服初始權(quán)值的影響,對(duì)神經(jīng)網(wǎng)絡(luò)分類(lèi)器來(lái)說(shuō):假設(shè)有N個(gè)獨(dú)立的子網(wǎng),采用絕對(duì)多數(shù)投票法,再假設(shè)每個(gè)子網(wǎng)以1-p的概率給出正免費(fèi)下載

  資源簡(jiǎn)介：本程序用C語(yǔ)言實(shí)現(xiàn)了集成神經(jīng)網(wǎng)絡(luò)解決廣義異或問(wèn)題。用神經(jīng)網(wǎng)絡(luò)集成方法做成表決網(wǎng),可克服初始權(quán)值的影響,對(duì)神經(jīng)網(wǎng)絡(luò)分類(lèi)器來(lái)說(shuō):假設(shè)有N個(gè)獨(dú)立的子網(wǎng),采用絕對(duì)多數(shù)投票法,再假設(shè)每個(gè)子網(wǎng)以1-p的概率給出正確結(jié)果,且網(wǎng)絡(luò)之間的錯(cuò)誤不相關(guān),則表決系統(tǒng)發(fā)生錯(cuò)誤的...

  標(biāo)簽： 神經(jīng)網(wǎng)絡(luò) 子網(wǎng) 程序 C語(yǔ)言

  上傳時(shí)間： 2015-05-03

  上傳用戶(hù)：kiklkook

• 此程序用通過(guò)PFGA用VHDL語(yǔ)言實(shí)現(xiàn)了傅立葉變換免費(fèi)下載

  資源簡(jiǎn)介：此程序用通過(guò)PFGA用VHDL語(yǔ)言實(shí)現(xiàn)了傅立葉變換，希望對(duì)大家有用

  標(biāo)簽： PFGA VHDL 程序 傅立葉變換

  上傳時(shí)間： 2013-08-30

  上傳用戶(hù)：tonyshao

• 采用VERILOG語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)免費(fèi)下載

  資源簡(jiǎn)介：采用VERILOG語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)

  標(biāo)簽： VERILOG FPGA 語(yǔ)言 控制

  上傳時(shí)間： 2013-09-01

  上傳用戶(hù)：喵米米米

• Little C解釋程序源代碼用C語(yǔ)言實(shí)現(xiàn)了一個(gè)C語(yǔ)言的子集的解釋程序免費(fèi)下載

  資源簡(jiǎn)介：Little C解釋程序源代碼用C語(yǔ)言實(shí)現(xiàn)了一個(gè)C語(yǔ)言的子集的解釋程序，之所以是子集，是由于考慮到本次畢業(yè)設(shè)計(jì)的時(shí)間上并不允許將整個(gè)C語(yǔ)言的解釋程序完成，事實(shí)上，若要將整個(gè)C語(yǔ)言的解釋程序完成，那將不是憑一己之力加上數(shù)月可以完成的。為此，結(jié)合所學(xué)的編譯...

  標(biāo)簽： Little C語(yǔ)言 程序 源代碼

  上傳時(shí)間： 2013-12-25

  上傳用戶(hù)：nanxia

• 本程序用Matlab語(yǔ)言實(shí)現(xiàn)了基于Arnold變換的圖像置亂算法免費(fèi)下載

  資源簡(jiǎn)介：本程序用Matlab語(yǔ)言實(shí)現(xiàn)了基于Arnold變換的圖像置亂算法

  標(biāo)簽： Matlab Arnold 程序 變換

  上傳時(shí)間： 2015-03-24

  上傳用戶(hù)：hullow

• 用C語(yǔ)言實(shí)現(xiàn)了LZ77算法。程序獨(dú)特之處在于使用了64KB大小的固定長(zhǎng)度窗口免費(fèi)下載

  資源簡(jiǎn)介：用C語(yǔ)言實(shí)現(xiàn)了LZ77算法。程序獨(dú)特之處在于使用了64KB大小的固定長(zhǎng)度窗口，利用此方法可分塊壓縮數(shù)據(jù)。

  標(biāo)簽： 77 64 LZ KB

  上傳時(shí)間： 2015-04-05

  上傳用戶(hù)：hongmo

• 程序用C語(yǔ)言實(shí)現(xiàn)了貝葉斯在數(shù)據(jù)挖掘中分類(lèi)和預(yù)測(cè)中的應(yīng)用免費(fèi)下載

  資源簡(jiǎn)介：程序用C語(yǔ)言實(shí)現(xiàn)了貝葉斯在數(shù)據(jù)挖掘中分類(lèi)和預(yù)測(cè)中的應(yīng)用，通過(guò)程序可以很好的進(jìn)行分類(lèi)和預(yù)測(cè)。

  標(biāo)簽： 程序 C語(yǔ)言 數(shù)據(jù)挖掘 分類(lèi)

  上傳時(shí)間： 2013-12-20

  上傳用戶(hù)：chongcongying

• 用VERILOG語(yǔ)言實(shí)現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價(jià)值免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價(jià)值

  標(biāo)簽： VERILOG nnARM ARM7 語(yǔ)言

  上傳時(shí)間： 2015-05-10

  上傳用戶(hù)：wanghui2438

• 該程序用C語(yǔ)言實(shí)現(xiàn)了大整數(shù)的加減乘除運(yùn)算免費(fèi)下載

  資源簡(jiǎn)介：該程序用C語(yǔ)言實(shí)現(xiàn)了大整數(shù)的加減乘除運(yùn)算

  標(biāo)簽： 程序 C語(yǔ)言 整數(shù) 減

  上傳時(shí)間： 2015-05-28

  上傳用戶(hù)：zhangyi99104144

• 一個(gè)pci接口的硬件描述語(yǔ)言的實(shí)現(xiàn)源代碼,用VERILOG語(yǔ)言實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)pci接口的硬件描述語(yǔ)言的實(shí)現(xiàn)源代碼,用VERILOG語(yǔ)言實(shí)現(xiàn)

  標(biāo)簽： VERILOG pci 接口 硬件描述語(yǔ)言

  上傳時(shí)間： 2015-08-10

  上傳用戶(hù)：zhichenglu

• 本程序用c++語(yǔ)言實(shí)現(xiàn)了wcdma系統(tǒng)當(dāng)中的信道預(yù)測(cè)算法免費(fèi)下載

  資源簡(jiǎn)介：本程序用c++語(yǔ)言實(shí)現(xiàn)了wcdma系統(tǒng)當(dāng)中的信道預(yù)測(cè)算法，并給出了該算法的吞吐量以及誤碼率的性能

  標(biāo)簽： wcdma 程序 信道 語(yǔ)言

  上傳時(shí)間： 2013-12-22

  上傳用戶(hù)：zhuimenghuadie

• 用C語(yǔ)言實(shí)現(xiàn)了遺傳算法,上機(jī)調(diào)試即可應(yīng)用,很好的東西免費(fèi)下載

  資源簡(jiǎn)介：用C語(yǔ)言實(shí)現(xiàn)了遺傳算法,上機(jī)調(diào)試即可應(yīng)用,很好的東西

  標(biāo)簽： C語(yǔ)言 算法 調(diào)試

  上傳時(shí)間： 2014-01-06

  上傳用戶(hù)：xiaohuanhuan

• 用VERILOG語(yǔ)言實(shí)現(xiàn)信號(hào)發(fā)生器免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)信號(hào)發(fā)生器，包括AM，F(xiàn)M,PM，ASK,PSK,FSK調(diào)制。

  標(biāo)簽： VERILOG 語(yǔ)言 信號(hào)發(fā)生器

  上傳時(shí)間： 2013-12-09

  上傳用戶(hù)：獨(dú)孤求源

• 用VC++語(yǔ)言實(shí)現(xiàn)了基于距離免費(fèi)下載

  資源簡(jiǎn)介：用VC++語(yǔ)言實(shí)現(xiàn)了基于距離，基于密度和改進(jìn)的數(shù)據(jù)聚類(lèi)算法。

  標(biāo)簽： VC 語(yǔ)言

  上傳時(shí)間： 2013-12-24

  上傳用戶(hù)：wendy15

• 這是Atmel16單片機(jī)控制DDS芯片（AD9850）的源代碼。程序用C語(yǔ)言實(shí)現(xiàn)了兩個(gè)功能：一是控制DDS芯片輸出不同頻率的正弦波；二是并在LCD上顯示當(dāng)前頻率。免費(fèi)下載

  資源簡(jiǎn)介：這是Atmel16單片機(jī)控制DDS芯片（AD9850）的源代碼。程序用C語(yǔ)言實(shí)現(xiàn)了兩個(gè)功能：一是控制DDS芯片輸出不同頻率的正弦波；二是并在LCD上顯示當(dāng)前頻率。

  標(biāo)簽： DDS Atmel 9850 LCD

  上傳時(shí)間： 2013-12-21

  上傳用戶(hù)：caixiaoxu26

• 采用VERILOG語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)免費(fèi)下載

  資源簡(jiǎn)介：采用VERILOG語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)

  標(biāo)簽： VERILOG FPGA 語(yǔ)言 控制

  上傳時(shí)間： 2013-12-25

  上傳用戶(hù)：小鵬

• 用java語(yǔ)言實(shí)現(xiàn)了B樣條曲線(xiàn)的做法。 可以自由輸入控制點(diǎn)免費(fèi)下載

  資源簡(jiǎn)介：用java語(yǔ)言實(shí)現(xiàn)了B樣條曲線(xiàn)的做法。 可以自由輸入控制點(diǎn)，并可以通過(guò)鼠標(biāo)調(diào)節(jié)控制點(diǎn)的位置。

  標(biāo)簽： java 語(yǔ)言 控制 輸入

  上傳時(shí)間： 2015-10-14

  上傳用戶(hù)：zgu489

• 本程序用java語(yǔ)言實(shí)現(xiàn)了socket通信服務(wù)器端程序免費(fèi)下載

  資源簡(jiǎn)介：本程序用java語(yǔ)言實(shí)現(xiàn)了socket通信服務(wù)器端程序，經(jīng)過(guò)在jbuilderX上的實(shí)際測(cè)試得到成功。

  標(biāo)簽： socket java 程序 服務(wù)器

  上傳時(shí)間： 2013-12-15

  上傳用戶(hù)：waitingfy

• 本程序用java語(yǔ)言實(shí)現(xiàn)了socket通信客戶(hù)端程序免費(fèi)下載

  資源簡(jiǎn)介：本程序用java語(yǔ)言實(shí)現(xiàn)了socket通信客戶(hù)端程序，經(jīng)過(guò)在jbuilderX上的實(shí)際測(cè)試得到成功。

  標(biāo)簽： socket java 程序 語(yǔ)言

  上傳時(shí)間： 2015-10-25

  上傳用戶(hù)：xjz632

• 用VERILOG語(yǔ)言實(shí)現(xiàn)的數(shù)據(jù)加密標(biāo)準(zhǔn)代碼,在QUARTUS5.1上仿真過(guò)免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)的數(shù)據(jù)加密標(biāo)準(zhǔn)代碼,在QUARTUS5.1上仿真過(guò)

  標(biāo)簽： VERILOG QUARTUS 5.1 語(yǔ)言

  上傳時(shí)間： 2014-09-08

  上傳用戶(hù)：mpquest

• 此程序用通過(guò)PFGA用VHDL語(yǔ)言實(shí)現(xiàn)了傅立葉變換免費(fèi)下載

  資源簡(jiǎn)介：此程序用通過(guò)PFGA用VHDL語(yǔ)言實(shí)現(xiàn)了傅立葉變換，希望對(duì)大家有用

  標(biāo)簽： PFGA VHDL 程序 傅立葉變換

  上傳時(shí)間： 2014-01-19

  上傳用戶(hù)：zhoujunzhen

• 用VERILOG語(yǔ)言實(shí)現(xiàn)DCT編解碼 附有DCT的說(shuō)明免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言實(shí)現(xiàn)DCT編解碼 附有DCT的說(shuō)明

  標(biāo)簽： DCT VERILOG 語(yǔ)言 編解碼

  上傳時(shí)間： 2013-11-26

  上傳用戶(hù)：change0329

• 用VERILOG語(yǔ)言總結(jié)了常用代碼 非常有用免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語(yǔ)言總結(jié)了常用代碼 非常有用

  標(biāo)簽： VERILOG 語(yǔ)言 代碼

  上傳時(shí)間： 2013-11-26

  上傳用戶(hù)：cooran

• 一個(gè)用VERILOG語(yǔ)言實(shí)現(xiàn)的包含：鍵盤(pán)掃描免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VERILOG語(yǔ)言實(shí)現(xiàn)的包含：鍵盤(pán)掃描，led驅(qū)動(dòng)、vga視頻輸出的例子。功能為用鍵盤(pán)控制一個(gè)方塊的顯示位置。需要有fpga板子支持。

  標(biāo)簽： VERILOG 語(yǔ)言 鍵盤(pán)掃描

  上傳時(shí)間： 2014-01-10

  上傳用戶(hù)：pompey

• 用C語(yǔ)言實(shí)現(xiàn)了一個(gè)帶頭節(jié)點(diǎn)的線(xiàn)性鏈表和鏈隊(duì)列免費(fèi)下載

  資源簡(jiǎn)介：用C語(yǔ)言實(shí)現(xiàn)了一個(gè)帶頭節(jié)點(diǎn)的線(xiàn)性鏈表和鏈隊(duì)列

  標(biāo)簽： C語(yǔ)言 節(jié)點(diǎn) 線(xiàn)性 隊(duì)列

  上傳時(shí)間： 2013-12-19

  上傳用戶(hù)：ikemada