0到255任意整數半整數分頻Verilog HDL.rar
資源簡介:0到255任意整數半整數分頻Verilog HDL.rar
上傳時間: 2014-12-20
上傳用戶:ztj182002
資源簡介:實驗名稱: 定時器1中斷實驗 實驗目的: 學習AVR單片機的定時器功能 實驗現象: 定時器每秒加一,0到255循環,通過數碼管顯示計數值 環 境: ICCAVR6.31
上傳時間: 2017-09-19
上傳用戶:mhp0114
資源簡介:任意N進制分頻器的標準VHDL代碼(原創)
上傳時間: 2013-12-25
上傳用戶:洛木卓
資源簡介:可實現任意一位小數分頻,在quartus II中仿真驗證通過,輸入端N為分頻系數的十位數,X為分頻系數的個位數.
上傳時間: 2016-03-17
上傳用戶:xaijhqx
資源簡介:任意基數分頻Verilog代碼,經過了編譯,可以修改數字改變分頻。
上傳時間: 2016-11-05
上傳用戶:stampede
資源簡介:實用的任意時鐘分頻Verilog代碼 可以任意分頻的!
上傳時間: 2016-12-27
上傳用戶:watch100
資源簡介:此程序實現的是任意進制的分頻 進制的輸入是任意選擇的
上傳時間: 2017-01-25
上傳用戶:稀世之寶039
資源簡介:奇數分頻:2.2倍分頻,其他任意奇數倍的分頻可擴展得到.
上傳時間: 2017-02-17
上傳用戶:hfmm633
資源簡介:占空比50 的三分頻Verilog代碼,包含PDF說明和源代碼
上傳時間: 2017-08-24
上傳用戶:lhw888
資源簡介:本文介紹了兩種分頻系數為整數或半整數的可控分頻器的設計方法。其中之一可以實現50%的奇數分頻。利用VHDL語言編程,并用QUARTERS||4.0進行仿真,用 FPGA 芯片實現。 關鍵詞:半整數,可控分頻器,VHDL, FPGA
上傳時間: 2015-11-27
上傳用戶:tyler
資源簡介:一個好用的整數分頻電路 保證你喜歡 能夠實現對任意整數的分頻電路設計
上傳時間: 2013-09-01
上傳用戶:909000580
資源簡介:基于CPLD-FPGA的半整數分頻器的設計,用于設計EDA
上傳時間: 2013-09-03
上傳用戶:pioneer_lvbo
資源簡介:半整數分頻器電路的VHDL源程序,供大家學習和討論。\r\n
上傳時間: 2013-09-04
上傳用戶:fdfadfs
資源簡介:基于CPLD-FPGA的半整數分頻器的設計,用于設計EDA
上傳時間: 2015-04-09
上傳用戶:凌云御清風
資源簡介:半整數分頻器電路的VHDL源程序,供大家學習和討論。
上傳時間: 2013-12-24
上傳用戶:gxf2016
資源簡介:第7章數字系統設計實例 7.1 半整數分頻器的設計 7.2 音樂發生器 7.3 2FSK/2PSK信號產生器 7.4 實用多功能電子表 7.5 交通燈控制器 7.6 數字頻率計
上傳時間: 2015-06-23
上傳用戶:tianyi223
資源簡介:本文件是實現任意整數分頻的VHDL代碼,愿與大家分享!
上傳時間: 2015-08-23
上傳用戶:ainimao
資源簡介:VHDL實現任意整數分頻,--只要把n設置成你要分頻的數值就可以了
上傳時間: 2015-10-15
上傳用戶:ukuk
資源簡介:一個好用的整數分頻電路 保證你喜歡 能夠實現對任意整數的分頻電路設計
上傳時間: 2013-12-24
上傳用戶:熊少鋒
資源簡介:任意整數分頻器的vHDL源程序,放心使用. 無版權問題,歡迎copy.
上傳時間: 2016-01-28
上傳用戶:372825274
資源簡介:VHDL任意整數分頻程序,只要講n換成需要的數字就可以了!
上傳時間: 2016-02-13
上傳用戶:dongbaobao
資源簡介:任意整數分頻,很好,歡迎大家使用,有疑問請即時跟我聯系
上傳時間: 2014-10-27
上傳用戶:chens000
資源簡介:一個基于CPLD/FPGA的半整數分頻器的設計的文檔資料
上傳時間: 2016-07-13
上傳用戶:CHENKAI
資源簡介:可以對輸入時鐘任意分頻(整數或小數),帶Quartus II 完整項目文件.
上傳時間: 2016-11-20
上傳用戶:妄想演繹師
資源簡介:半整數分頻器的設計 請不要上傳有版權爭議的內容和木馬病毒代碼
上傳時間: 2014-08-16
上傳用戶:trepb001
資源簡介:用 插入排序 堆排序 歸并排序 快速排序 對1000000個0到2000000的整數進行排序 對文件進行劃分后排序
上傳時間: 2014-01-05
上傳用戶:exxxds
資源簡介:一種實現任意整數分頻的VHDL源代碼,已經經過調試
上傳時間: 2017-05-19
上傳用戶:chenxichenyue
資源簡介:半整數分頻器的實現(Verilog),本文以6.5分頻為例!很實用的!
上傳時間: 2014-08-20
上傳用戶:pompey
資源簡介:輸入5個學生的成績(從0到100的整數),并將這5個數保存到文件“data.txt”中。然后再編寫一個程序,從文件“data.txt”中讀取這5個學生的成績,計算并輸出它們的平均數,然后再按從小到大的順序輸出這5個學生的成績。
上傳時間: 2014-01-16
上傳用戶:xuanchangri
資源簡介:一個任意整數分頻程序,采用VHDL語言編寫,編譯通過
上傳時間: 2017-07-04
上傳用戶:xiaoxiang