有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫的,是Verilog HDL語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語句在簡單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在Verilog模塊中應(yīng)用計(jì)數(shù)器； 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 練習(xí)四 阻塞賦值與非阻塞賦值的區(qū)別 實(shí)驗(yàn)?zāi)康模? 1． 通過實(shí)驗(yàn)，掌握阻塞賦值與非阻塞賦值的概念和區(qū)別； 2． 了解阻塞賦值與非阻塞賦值的不同使用場合； 3． 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。

點(diǎn)擊標(biāo)簽查看更多相關(guān)資源：