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• 全加器和記數器的測試文件免費下載

  資源簡介：全加器和記數器的測試文件，可直接用于modsim測試

  標簽： 全加器 記數 測試

  上傳時間： 2014-01-09

  上傳用戶：sssl

• 壓縮文件中包含一個7128原理圖和簡單的測試文件免費下載

  資源簡介：壓縮文件中包含一個7128原理圖和簡單的測試文件

  標簽： 7128 原理圖 測試

  上傳時間： 2014-01-16

  上傳用戶：yan2267246

• x.264源碼,供有需要的人士共同研究,x264包含多種編解碼器,和不同的測試環境免費下載

  資源簡介：x.264源碼,供有需要的人士共同研究,x264包含多種編解碼器,和不同的測試環境

  標簽： 264 源碼 測試 編解碼器

  上傳時間： 2013-12-27

  上傳用戶：牛布牛

• 8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器免費下載

  資源簡介：8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在這里主要起了兩個作用：第一個是在求部分積單元時，當編碼為3x時用來輸出部分積；另外一個是在將部分積加起來時，求3到6位時所用到。 2． ultiplier_quick_add_5...

  標簽： ultipler_quick_add booth 乘法器 測試

  上傳時間： 2016-07-12

  上傳用戶：zhaiye

• 全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼免費下載

  資源簡介：全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼

  標簽： TEST_BENCH VHDL_CODE 全加器

  上傳時間： 2013-12-22

  上傳用戶：hongmo

• 全加器的詳細設計思路和用VHDL語言編寫的詳細源代碼免費下載

  資源簡介：全加器的詳細設計思路和用VHDL語言編寫的詳細源代碼

  標簽： VHDL 全加器 詳細設計 編寫

  上傳時間： 2014-01-12

  上傳用戶：zhaiyanzhong

• 由寄存器,全加器,移位寄存器,計數器,觸發器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.免費下載

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  標簽： 寄存器 補碼 全加器 單脈沖

  上傳時間： 2013-12-24

  上傳用戶：bjgaofei

• 本文件包是在MAX+plus II 軟件環境下實現全加器的邏輯功能免費下載

  資源簡介：本文件包是在MAX+plus II 軟件環境下實現全加器的邏輯功能

  標簽： plus MAX II 軟件環境

  上傳時間： 2016-01-09

  上傳用戶：jing911003

• 三位全加器的源代碼免費下載

  資源簡介：三位全加器的源代碼，和測試代碼，用Verilog HDL實現的！

  標簽： 全加器 源代碼

  上傳時間： 2013-12-22

  上傳用戶：erkuizhang

• 各種電子器件管腳圖,THD-1型數字電路實驗箱簡介,門電路及參數測試,半加器、全加器,數據選擇器,數碼比較器,譯碼器和數碼顯示器,鎖存器和觸發器,中規模計數器,雙向移位寄存器,三態門和數據總線,半導體免費下載

  資源簡介：各種電子器件管腳圖,THD-1型數字電路實驗箱簡介,門電路及參數測試,半加器、全加器,數據選擇器,數碼比較器,譯碼器和數碼顯示器,鎖存器和觸發器,中規模計數器,雙向移位寄存器,三態門和數據總線,半導體存儲器,多諧振蕩器,單穩態觸發器,CMOS門電路及集成施密特觸...

  標簽： THD 電子器件 數字電路 實驗箱

  上傳時間： 2013-12-19

  上傳用戶：heart520beat

• 雙向控制全加器的VHDL實現 內含ISE工程文件免費下載

  資源簡介：雙向控制全加器的VHDL實現 內含ISE工程文件

  標簽： VHDL ISE 控制 全加器

  上傳時間： 2014-01-22

  上傳用戶：cjl42111

• 一個全加器的VHDL程序,經過編譯和仿真.免費下載

  資源簡介：一個全加器的VHDL程序,經過編譯和仿真.

  標簽： VHDL 全加器 仿真 程序

  上傳時間： 2013-12-24

  上傳用戶：xhz1993

• 用例化語句和case語句編寫的全加器的VHDL描述。免費下載

  資源簡介：用例化語句和case語句編寫的全加器的VHDL描述。

  標簽： case VHDL 編寫 全加器

  上傳時間： 2017-06-15

  上傳用戶：zhangyi99104144

• 基于eda中vhdl語言的一位全加器的設計免費下載

  資源簡介：基于eda中vhdl語言的一位全加器的設計，詳細的設計過程和實驗現象，相互學習

  標簽： vhdl eda 語言 全加器

  上傳時間： 2014-01-15

  上傳用戶：baiom

• 8位全加器的VHDL描述免費下載

  資源簡介：8位全加器的VHDL描述，可用MAX+plusⅡ運行測試

  標簽： VHDL 8位 全加器

  上傳時間： 2014-01-16

  上傳用戶：erkuizhang

• 一個全加器的systemc代碼免費下載

  資源簡介：一個全加器的systemc代碼，包括模塊的定義以及測試平臺

  標簽： systemc 全加器 代碼

  上傳時間： 2017-05-20

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• 功能介紹： 　強大的網站文件目錄在線管理工具！彌補FTP工具的不足。是PHP網站站長的必備！ ·列出服務器上的文件和目錄。 ·測試文件是否可以讀寫。1為可免費下載

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  標簽： FTP PHP 網站 文件目錄

  上傳時間： 2014-01-23

  上傳用戶：qoovoop

• vhdl基于半加器的全加器描述及仿真免費下載

  資源簡介：vhdl基于半加器的全加器描述及仿真

  標簽： vhdl 半加器 全加器 仿真

  上傳時間： 2014-11-25

  上傳用戶：zycidjl

• 全加器的VHDL程序實現及仿真免費下載

  資源簡介：全加器的VHDL程序實現及仿真

  標簽： VHDL 全加器 仿真 程序

  上傳時間： 2014-01-13

  上傳用戶：hoperingcong

• 該程序實現的是n位全加器免費下載

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  標簽： 程序 全加器

  上傳時間： 2015-04-18

  上傳用戶：fandeshun

• 用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。

  標簽： Verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• 用VHDL編寫的8位全加器,數字分頻器等程序免費下載

  資源簡介：用VHDL編寫的8位全加器,數字分頻器等程序

  標簽： VHDL 8位 編寫 全加器

  上傳時間： 2013-12-16

  上傳用戶：ztj182002

• 一個用VHDL語言編寫的全加器免費下載

  資源簡介：一個用VHDL語言編寫的全加器，是數字電路EDA設計的一個例子，可能不太特別，但是應該可以用一下的。

  標簽： VHDL 語言 編寫 全加器

  上傳時間： 2014-10-29

  上傳用戶：ayfeixiao

• 2級流水線實現的8位全加器的VHDL代碼免費下載

  資源簡介：2級流水線實現的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD

  標簽： VHDL 流水線 8位 全加器

  上傳時間： 2014-06-15

  上傳用戶：zhanditian

• 四位全加器語言描述是以文本方式上傳的免費下載

  資源簡介：四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助

  標簽： 全加器 語言 方式

  上傳時間： 2014-01-26

  上傳用戶：siguazgb

• 全加器,有半加器和或門組成.元件例化語句.免費下載

  資源簡介：全加器,有半加器和或門組成.元件例化語句.

  標簽： 全加器 元件 半加器 或門

  上傳時間： 2013-12-27

  上傳用戶：13188549192

• [VHDL經典設計26例]--在xilinx芯片上調試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數碼顯示譯碼器][05--8位串入并出寄存器][免費下載

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  標簽： xilinx VHDL 01 02

  上傳時間： 2014-09-06

  上傳用戶：han_zh

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  標簽： PLUS VHDL EDA MAX

  上傳時間： 2016-06-14

  上傳用戶：tzl1975

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  上傳時間： 2016-07-30

  上傳用戶：asdkin

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  標簽： PULL VHDL MAX 全加器

  上傳時間： 2014-05-31

  上傳用戶：lht618