相 關(guān) 資 源

• 全加器和記數(shù)器的測(cè)試文件免費(fèi)下載

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• 32位并行乘法器的測(cè)試文件免費(fèi)下載

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• 這是一個(gè)用與生成數(shù)據(jù)庫(kù)測(cè)試文件的程序?qū)τ诰W(wǎng)站的測(cè)試有很大的幫助免費(fèi)下載

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• 全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼免費(fèi)下載

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• 全加器的詳細(xì)設(shè)計(jì)思路和用VHDL語言編寫的詳細(xì)源代碼免費(fèi)下載

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• 一個(gè)全加器的VHDL程序,經(jīng)過編譯和仿真.免費(fèi)下載

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• 用例化語句和case語句編寫的全加器的VHDL描述。免費(fèi)下載

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• 三位全加器的源代碼免費(fèi)下載

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• 基于eda中vhdl語言的一位全加器的設(shè)計(jì)免費(fèi)下載

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• 全加器的VHDL程序?qū)崿F(xiàn)及仿真免費(fèi)下載

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• 2級(jí)流水線實(shí)現(xiàn)的8位全加器的VHDL代碼免費(fèi)下載

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• 雙向控制全加器的VHDL實(shí)現(xiàn) 內(nèi)含ISE工程文件免費(fèi)下載

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• 這是一個(gè)利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我免費(fèi)下載

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• 這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我免費(fèi)下載

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• 此程序是用VHDL硬件描述語言編寫的,實(shí)現(xiàn)四位全加器的功能免費(fèi)下載

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• 1位全加器的vhdl設(shè)計(jì) 通過兩個(gè)半加起實(shí)現(xiàn)免費(fèi)下載

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• 這個(gè)源程序是關(guān)于全加器的免費(fèi)下載

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• 用VHDL寫的一個(gè)8位全加器的實(shí)驗(yàn)程序,供新手參考免費(fèi)下載

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• 8位全加器的VHDL描述免費(fèi)下載

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• 一個(gè)全加器的systemc代碼免費(fèi)下載

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• 8位全加器的VHDL語言描述免費(fèi)下載

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• 實(shí)現(xiàn)全加器的不可或缺的東西免費(fèi)下載

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• 本設(shè)計(jì)是設(shè)計(jì)了一個(gè)4位全加器的內(nèi)容免費(fèi)下載

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• 本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語言描述.免費(fèi)下載

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• 本設(shè)計(jì)是用32位的并行全加器的,可以實(shí)現(xiàn)浮點(diǎn)運(yùn)算!免費(fèi)下載

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• CAN通訊的測(cè)試軟件,數(shù)據(jù)可發(fā)送及接收,并能設(shè)置時(shí)間免費(fèi)下載

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• 壓縮文件中包含一個(gè)7128原理圖和簡(jiǎn)單的測(cè)試文件免費(fèi)下載

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• 一個(gè)java編寫的DFA（difinite automata reader） 擁有完備的圖形界面和rebustness 另付.dat的測(cè)試文件免費(fèi)下載

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• 在fpga上關(guān)于nios開發(fā)版的測(cè)試文件免費(fèi)下載

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• uclinux的已經(jīng)編譯好的測(cè)試文件,ARM扳型號(hào)為s3c44b0免費(fèi)下載

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