sparc org, vhdl rtl code
資源簡介:sparc org, vhdl rtl code
上傳時間: 2017-06-09
上傳用戶:xmsmh
資源簡介:arm vhdl rtl code,can synthesis
上傳時間: 2017-06-09
上傳用戶:asdkin
資源簡介:這是Originl公司出的8051 vhdl source code.
上傳時間: 2014-01-01
上傳用戶:ljt101007
資源簡介:Leon2 CPU vhdl Source code 歐洲航天局資助開發(fā)的LEON CPU,源碼遵循GPL
上傳時間: 2015-04-14
上傳用戶:rocketrevenge
資源簡介:t80 vhdl source code
上傳時間: 2013-12-10
上傳用戶:cjf0304
資源簡介:Mc68000 rtl code Simulation and Synthesis
上傳時間: 2016-03-06
上傳用戶:thesk123
資源簡介:vhdl IP code,資源多多共享!不亦樂乎!
上傳時間: 2013-12-21
上傳用戶:sjyy1001
資源簡介:8051 vhdl source code
上傳時間: 2014-01-04
上傳用戶:hn891122
資源簡介:vhdl Source code for 8254 timer/counter
上傳時間: 2017-04-13
上傳用戶:lht618
資源簡介:A vhdl source code for testing the digits and the switches on a spartan 3 basys board
上傳時間: 2013-12-29
上傳用戶:問題問題
資源簡介:Pure hardware JPEG Encoder design. Package includes vhdl source code, test bench, detail design document. Written in vhdl. Verified on Xilinx XC4VLX25. Rncode 320x240 bmp picture in 3ms at 50 quality, 100Mhz clock.
上傳時間: 2013-12-15
上傳用戶:王者A
資源簡介:usb rtl code, to fpga or asic
上傳時間: 2013-12-25
上傳用戶:
資源簡介:i2c rtl code , document, simulation
上傳時間: 2017-06-09
上傳用戶:來茴
資源簡介:vhdl source code for 8 bit datapath logic
上傳時間: 2013-12-15
上傳用戶:開懷常笑
資源簡介:avr core porocesssor vhdl source code
上傳時間: 2017-06-26
上傳用戶:王慶才
資源簡介:another avr core porocesssor vhdl source code
上傳時間: 2013-12-13
上傳用戶:sammi
資源簡介:8051 mega core porocesssor vhdl source code
上傳時間: 2013-12-19
上傳用戶:diets
資源簡介:another 8051 core porocesssor vhdl source code
上傳時間: 2014-01-25
上傳用戶:牧羊人8920
資源簡介:8 bit cpu vhdl design code not tested
上傳時間: 2014-12-21
上傳用戶:aix008
資源簡介:vhdl source code it is use ful for lab purpos
上傳時間: 2014-12-20
上傳用戶:13160677563
資源簡介:this is a file about vhdl source code realtinf 8051 through 8051
上傳時間: 2017-09-05
上傳用戶:Ants
資源簡介:its simple fifo.which is used to first in first out for vhdl source code
上傳時間: 2017-09-05
上傳用戶:Avoid98
資源簡介:moving average vhdl source code
上傳時間: 2014-01-21
上傳用戶:璇珠官人
資源簡介:vhdl source code for test machine.
上傳時間: 2014-12-08
上傳用戶:lhc9102
資源簡介:It s vhdl source code for 32 bit ALU.
上傳時間: 2013-12-23
上傳用戶:busterman
資源簡介:感謝你對Vivado HLS也就是XILINX’s 高層次綜合解決方案有興趣,這個解決方案綜合c,c++和系統(tǒng)c代碼成Verilog和vhdl RTL結(jié)構(gòu)。
上傳時間: 2013-04-24
上傳用戶:哇哇哇哇哇
資源簡介:針對傳統(tǒng)集成電路(ASIC)功能固定、升級困難等缺點,利用FPGA實現(xiàn)了擴頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實現(xiàn)NCO模塊,在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進行低通濾波,給出了DQPSK解調(diào)的原理和實現(xiàn)方法,推導出一種簡便的引...
上傳時間: 2013-11-06
上傳用戶:liu123
資源簡介:? This application note provides a functional description of vhdl source code for a N x N DigitalCrosspoint Switch. The code is designed with eight inputs and eight outputs in order to targetthe 128-macrocell CoolRunner?-II CPLD device ...
上傳時間: 2013-10-26
上傳用戶:kiklkook
資源簡介:針對傳統(tǒng)集成電路(ASIC)功能固定、升級困難等缺點,利用FPGA實現(xiàn)了擴頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實現(xiàn)NCO模塊,在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進行低通濾波,給出了DQPSK解調(diào)的原理和實現(xiàn)方法,推導出一種簡便的引...
上傳時間: 2013-11-19
上傳用戶:neu_liyan
資源簡介:vhdl 關(guān)于2DFFT設計程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be seen in the following section. u 2dfft.vhd: The top module includes these scinodes and form a 3x3 SCI Torus network, and it support ...
上傳時間: 2014-12-02
上傳用戶:15071087253