viterbi譯碼器（2.1.7），里面什么都有，測試模塊，編碼模塊和譯碼模塊
資源簡介：viterbi譯碼器（2.1.7），里面什么都有，測試模塊，編碼模塊和譯碼模塊
上傳時間： 2014-01-09
上傳用戶：aix008
資源簡介：提供了一個硬判決的viterbi譯碼器（2，1，3） 有源程序及算法描述，未成定稿，只供參考 （vhdl 語言描述）
上傳時間： 2015-07-16
上傳用戶：天誠24
資源簡介：（2,1,3）卷積碼的viterbi譯碼C程序，已經驗證成功
上傳時間： 2016-05-23
上傳用戶：plsee
資源簡介：無線局域網(WLAN,Wireless Local Area Network)是未來移動通信系統的重要組成部分.為了滿足用戶高速率、方便靈活的接入互聯網的需求,WLAN的研究和建設正在世界范圍內如火如荼的展開.由于擺脫了有線連接的束縛,無線局域網具有移動性好、成本低和不會出現線纜故...
上傳時間： 2013-06-19
上傳用戶：xinzhch
資源簡介：卷積碼是無線通信系統中廣泛使用的一種信道編碼方式。viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內容是在FPGA上實現約束長度為9，碼率為1/2，采用軟判決方式的viterbi譯碼器...
上傳時間： 2013-07-23
上傳用戶：葉山豪
資源簡介：最高優先級編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使用select語句） LED七段譯碼 多路選擇器（使用if－else語句） 雙2－4譯碼器：74139 多路選擇器...
上傳時間： 2015-04-11
上傳用戶：tianyi223
資源簡介：共享軟件PROGISP(Ver1.4) 2005/12/28 支持編程器類型 1,多種并口（可以自定義）編程器（并口串行） 2,USBPROG編程器（usb串行） 3,并口并行編程器 特色： 1,速度較快(16k程序): 并口 讀11秒 寫11秒；USBPROG讀2秒 寫2秒。 2,USBPROG根據目標cpu自...
上傳時間： 2013-12-11
上傳用戶：whenfly
資源簡介：共享軟件PROGISP(Ver1.4+) 2006/1/14 支持編程器類型 1,多種并口（可以自定義）編程器（并口串行） 2,USBPROG編程器（usb串行） 3,并口并行編程器 4,usbasp 擴展功能 1,串口調試,超級終端 特色： 1,速度較快(16k程序): 并口 讀11秒 寫11秒；US...
上傳時間： 2013-12-12
上傳用戶：磊子226
資源簡介：壓縮包內為本人寫的(2,1,3)卷積碼編碼器和維特比(viterbi)譯碼器.編碼器和譯碼器分別封裝在一個類中,每個類的方法和變量均有注解
上傳時間： 2014-11-28
上傳用戶：xieguodong1234
資源簡介：三篇關于viterbi FPGA編譯碼器的優化設計文檔： 1、viterbi譯碼器的FPGA設計實現與優化.pdf 2、viterbi譯碼器的低功耗設計.pdf 3、基于FPGA的高速并行viterbi譯碼器的設計與實現.pdf
上傳時間： 2013-11-27
上傳用戶：邶刖
資源簡介：PROGISP(Ver1.4+)內涵USBASP代碼 支持編程器類型 1,多種并口（可以自定義）編程器（并口串行） 2,USBPROG編程器（usb串行） 3,并口并行編程器 4,usbasp 擴展功能 1,串口調試,超級終端 特色： 1,速度較快(16k程序): 并口 讀11秒 寫11秒；USBPROG...
上傳時間： 2013-12-21
上傳用戶：ANRAN
資源簡介：利用verilog實現的一個（2,1,2）卷積碼的編碼器,很有用的喲!
上傳時間： 2016-07-08
上傳用戶：hustfanenze
資源簡介：電子工程(報告) >> [數字電子課程設計] 七段數碼顯示譯碼器設計[數字電子課程設計] 七段數碼顯示譯碼器設計 購買...(1)學習7數碼顯示譯碼器設計 (2)學習VHDL的多層次設計方法。 二、設計任務及要求: (1)實驗內容1:說明程序1的...
上傳時間： 2013-12-24
上傳用戶：sclyutian
資源簡介：卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現結構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展，使用FPGA實現viterbi譯碼器的設...
上傳時間： 2013-06-24
上傳用戶：myworkpost
資源簡介：本文以某型號接收機的應用為背景，主要論述了如何實現基于FPGA的參數化的viterbi譯碼器的知識產權(IP)核。文中詳細論述了譯碼器的內部結構、VerilogHDL(硬件描述語言)實現、仿真測試等。這些可變的參數包括：碼型、ACS(加比選)單元的數目、軟判決比特數、回溯...
上傳時間： 2013-04-24
上傳用戶：waizhang
資源簡介：哈夫曼編/譯碼器（3） 哈夫曼編/譯碼器（3） 哈夫曼編/譯碼器
上傳時間： 2014-01-08
上傳用戶：cuiyashuo
資源簡介：2,1,7卷積碼譯碼s-function
上傳時間： 2013-12-25
上傳用戶：llandlu
資源簡介：這是點陣程序 個人認為先學點陣再學lcd比較好 p0 p2分別接16*16點陣的高八位和低八位(縱向取模) p3口低四位接4-16線譯碼器（74ls154）譯碼器低電平為列選 消除鬼影的方法：
上傳時間： 2014-01-12
上傳用戶：shus521
資源簡介：java編寫的哈夫蔓編碼譯碼器（絕對原創）
上傳時間： 2014-01-10
上傳用戶：fanboynet
資源簡介：一種應用比較廣泛的維特比譯碼算法--（2，1，6）卷積碼的維特比譯碼算法，采用回溯進行譯碼。
上傳時間： 2014-12-21
上傳用戶：qunquan
資源簡介：一個完整的viterbi(2,1,7)編碼程序，使用的是Verilog語言
上傳時間： 2016-10-29
上傳用戶：zhangjinzj
資源簡介：定時設計一個單片機控制的簡易定時報警器。要求根據設定的初始值（59-1秒）進行倒計時，當計時到0時數碼管閃爍“00”（以1Hz閃爍），按鍵功能如下： （1）設定鍵：在倒計時模式時，按下此鍵后停止倒計時，進入設置狀態；如果已經處于設置狀態則此鍵無效。 ...
上傳時間： 2013-12-25
上傳用戶：waitingfy
資源簡介：vterbi譯碼 采用（2，1，6）譯碼結構 ，用C語言編寫，譯碼效率高。
上傳時間： 2014-01-15
上傳用戶：maizezhen
資源簡介：這是一種用C實現的(2,1,7)卷積碼維特比譯碼算法的軟件實現.
上傳時間： 2013-12-14
上傳用戶：515414293
資源簡介：能夠測試不同碼率（1/2,1/3）的卷積碼在awgn信道下的性能
上傳時間： 2013-12-27
上傳用戶：gundan
資源簡介：matlab實現（2,1,3）卷積碼的編碼和譯碼
上傳時間： 2016-05-27
上傳用戶：時空凝滯
資源簡介：用分支限界法求解背包問題（0/1背包） 1.問題描述：已知有N個物品和一個可以容納TOT重量的背包，每種物品I的重量為Weight，價值為Value。一個只能全放入或者不放入，求解如何放入物品，可以使背包里的物品的總價值最大。 2.設計思想與分析：對物品的選...
上傳時間： 2016-02-09
上傳用戶：我們的船長
資源簡介：七段顯示譯碼器（功能：將思維二進制數譯成七段輸出信號，驅動數碼管顯示）
上傳時間： 2016-07-29
上傳用戶：小鵬
資源簡介：這部分是作為免費軟件。 TScrollText （版本1.0 ）讓行文字的水平或垂直滾動。它方便，除其他外，文字顯示功能改變，如對齊，字體和樣式（降低，提高，陰影或正常） 。 我已經開發這一部分用Delphi 2 。雖然我沒有嘗試過運行Delphi的1 ，部分應匯編行...
上傳時間： 2014-08-25
上傳用戶：qlpqlq
資源簡介：編制計算N （N<50）個偶數之（2+4+6+…）的子程序和接收輸入N及將結果（例如2+4+6=12）顯示的主程序。對鍵盤輸入的字符進行判斷，如果不是數字，顯示提示，輸入兩位數。對輸入的數字進行判斷，如果輸入的數不在1～50之間，提示重新輸入。結束時，顯示提示，按...
上傳時間： 2017-07-21
上傳用戶：標點符號
