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• fifo verilog hdl 源程序免費(fèi)下載

  資源簡(jiǎn)介：fifo verilog hdl 源程序

  標(biāo)簽： verilog fifo hdl 源程序

  上傳時(shí)間： 2014-01-01

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• 視頻圖像采集verilog hdl源程序免費(fèi)下載

  資源簡(jiǎn)介：：視頻圖像采集verilog hdl源程序，視頻解碼芯片部分的，可以供參考

  標(biāo)簽： verilog hdl 視頻圖像 源程序

  上傳時(shí)間： 2013-04-24

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• 同步fifo( verilog hdl )免費(fèi)下載

  資源簡(jiǎn)介：同步fifo( verilog hdl )

  標(biāo)簽： verilog fifo hdl

  上傳時(shí)間： 2013-12-20

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• 幀同步verilog hdl源程序 實(shí)現(xiàn)接收機(jī)的同步功能免費(fèi)下載

  資源簡(jiǎn)介：幀同步verilog hdl源程序 實(shí)現(xiàn)接收機(jī)的同步功能

  標(biāo)簽： verilog hdl 幀同步 源程序

  上傳時(shí)間： 2016-08-22

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• 我用過(guò)的verilog hdl寫(xiě)的SDRAM core源程序,經(jīng)過(guò)測(cè)試應(yīng)用免費(fèi)下載

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  標(biāo)簽： verilog SDRAM core hdl

  上傳時(shí)間： 2015-03-31

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• 硬件uart源程序verilog hdl免費(fèi)下載

  資源簡(jiǎn)介：硬件uart源程序verilog hdl，即相關(guān)文檔

  標(biāo)簽： verilog uart hdl 硬件

  上傳時(shí)間： 2015-04-25

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• 異步fifo控制器的設(shè)計(jì) 主要用于異步先進(jìn)先出控制器的設(shè)計(jì)。 所用語(yǔ)言verilog hdl.免費(fèi)下載

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  標(biāo)簽： verilog fifo hdl 控制器

  上傳時(shí)間： 2014-11-05

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• 用verilog hdl 語(yǔ)言寫(xiě)的在LCD液晶上顯示文字的源程序免費(fèi)下載

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  標(biāo)簽： verilog hdl LCD 語(yǔ)言

  上傳時(shí)間： 2014-01-26

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• verilog hdl原碼 一種簡(jiǎn)單的同步fifo原碼免費(fèi)下載

  資源簡(jiǎn)介：verilog hdl原碼 一種簡(jiǎn)單的同步fifo原碼，可以被綜合

  標(biāo)簽： verilog fifo hdl

  上傳時(shí)間： 2013-12-28

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• 王金明：《verilog hdl 程序設(shè)計(jì)教程》程序 把程序部分單獨(dú)列出來(lái) 讓你跳過(guò)大段文字直接接觸源程序免費(fèi)下載

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  標(biāo)簽： verilog hdl 程序 程序設(shè)計(jì)

  上傳時(shí)間： 2013-12-16

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• Generic fifo, writen in verilog hdl免費(fèi)下載

  資源簡(jiǎn)介：Generic fifo, writen in verilog hdl

  標(biāo)簽： Generic verilog writen fifo

  上傳時(shí)間： 2016-02-18

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• 用verilog hdl編寫(xiě)的0832源程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog hdl編寫(xiě)的0832源程序，實(shí)現(xiàn)對(duì)0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vhdl源程序。

  標(biāo)簽： verilog 0832 hdl 編寫(xiě)

  上傳時(shí)間： 2013-11-25

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• 基于verilog hdl的異步fifo設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog hdl的異步fifo設(shè)計(jì)與實(shí)現(xiàn)

  標(biāo)簽： verilog fifo hdl

  上傳時(shí)間： 2013-12-19

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• 《verilog hdl 語(yǔ)言編程》 異步fifo設(shè)計(jì)（基于verilog)免費(fèi)下載

  資源簡(jiǎn)介：《verilog hdl 語(yǔ)言編程》 異步fifo設(shè)計(jì)（基于verilog)

  標(biāo)簽： verilog fifo hdl 語(yǔ)言編程

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• verilog hdl 編寫(xiě)的CY7C68013 SLAVE fifo接口程序免費(fèi)下載

  資源簡(jiǎn)介：verilog hdl 編寫(xiě)的CY7C68013 SLAVE fifo接口程序，實(shí)際測(cè)試可用。可以直接跟上位機(jī)連接，傳輸數(shù)據(jù)。

  標(biāo)簽： verilog C68013 68013 SLAVE

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• 精通verilog hdl語(yǔ)言編程源碼之8——異步fifo設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：精通verilog hdl語(yǔ)言編程源碼之8——異步fifo設(shè)計(jì)

  標(biāo)簽： verilog fifo hdl 語(yǔ)言編程

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• 基于verilog hdl語(yǔ)言的FPGA源程序免費(fèi)下載

  資源簡(jiǎn)介：本原碼是基于verilog hdl語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。

  標(biāo)簽： verilog FPGA hdl 語(yǔ)言

  上傳時(shí)間： 2013-09-01

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• 本CD-ROM包括《verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書(shū)中的全部例子免費(fèi)下載

  資源簡(jiǎn)介：本CD-ROM包括《verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書(shū)中的全部例子，這些例子全部通過(guò)了驗(yàn)證。第七章以后的設(shè)計(jì)實(shí)例，不僅有verilog-hdl的例子，也附了包括VB、VC++等源程序,甚至將DLL的生成方法也詳盡地作了說(shuō)明。

  標(biāo)簽： verilog-hdl CD-ROM 實(shí)踐 應(yīng)用系統(tǒng)

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• 從零開(kāi)始學(xué)CPLD和verilog hdl編程技術(shù)免費(fèi)下載

  資源簡(jiǎn)介：CPLD(復(fù)雜可編程邏輯器件）在數(shù)字電子技術(shù)領(lǐng)域中的應(yīng)用越來(lái)越廣泛，尤其適合于新產(chǎn)品的開(kāi)發(fā)與小批量生產(chǎn)，因此深受廣大工程技術(shù)人員喜愛(ài)。本書(shū)定位于讓初學(xué)者從零起步，輕松學(xué)會(huì) CPLD 的系統(tǒng)設(shè)計(jì)技術(shù)。本書(shū)以 ALTERA 公司的系列芯片為目標(biāo)載體，簡(jiǎn)要分析了可...

  標(biāo)簽： cpld verilog hdl

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• verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)

  標(biāo)簽： verilog-hdl 實(shí)踐 應(yīng)用系統(tǒng)

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• 精通verilog hdl：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解免費(fèi)下載

  資源簡(jiǎn)介：精通verilog hdl：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解

  標(biāo)簽： verilog hdl IC設(shè)計(jì) 核心技術(shù)

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• verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.rar免費(fèi)下載

  資源簡(jiǎn)介：專(zhuān)輯類(lèi)----可編程邏輯器件相關(guān)專(zhuān)輯 verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.rar

  標(biāo)簽： verilog-hdl 18.0 210

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• verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.pdf免費(fèi)下載

  資源簡(jiǎn)介：專(zhuān)輯類(lèi)-可編程邏輯器件相關(guān)專(zhuān)輯-96冊(cè)-1.77G verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.pdf

  標(biāo)簽： verilog-hdl 18.0 210

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• 基于verilog hdl語(yǔ)言的FPGA設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：采用 verilog hdl 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用verilog

  標(biāo)簽： verilog FPGA hdl 語(yǔ)言

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• verilog hdl程序設(shè)計(jì)教程免費(fèi)下載

  資源簡(jiǎn)介：verilog hdl程序設(shè)計(jì)教程,一本實(shí)用的教程，值得一看。

  標(biāo)簽： verilog hdl 程序設(shè)計(jì) 教程

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• verilog hdl 數(shù)字系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：夏宇聞教授的數(shù)字系統(tǒng)設(shè)計(jì)教程verilog hdl

  標(biāo)簽： verilog hdl 數(shù)字系統(tǒng)設(shè)計(jì)

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• 基于verilog hdl設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：本文利用verilog hdl 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim

  標(biāo)簽： verilog hdl 多功能 數(shù)字

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• verilog大量源程序免費(fèi)下載

  資源簡(jiǎn)介：verilog大量源程序，希望對(duì)大家有所幫助。。。。。。

  標(biāo)簽： verilog 源程序

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• 設(shè)計(jì)與驗(yàn)證verilog hdl免費(fèi)下載

  資源簡(jiǎn)介：人民郵電出版社一書(shū)的配套光盤(pán),包含書(shū)上所有原代碼,特別是狀態(tài)機(jī)部分,值得學(xué)習(xí)

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• verilog hdl 入門(mén)教程免費(fèi)下載

  資源簡(jiǎn)介：本文主要介紹了verilog hdl 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握hdl 設(shè)計(jì)方法，初步了解并掌握verilog hdl語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能 夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的verilog hdl建模。

  標(biāo)簽： verilog hdl 入門(mén)教程

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