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異步fifo是一種先進(jìn)先出的電路，使用在需要產(chǎn)時數(shù)據(jù)接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計一個高可靠性、高速的異步fifo電路便成為一個難點。本設(shè)計介紹解決這一問題的一種方法。本設(shè)計采用VHDL語言的形式，在QuartusII的開發(fā)平臺下完成，繼而下載到FPGA中實現(xiàn)。
標(biāo)簽： fifo FPGA
上傳時間： 2013-07-30
上傳用戶：muyehuli
LM3S系列UART例程：發(fā)送fifo觸發(fā)中斷原理
標(biāo)簽： LM3S fifo UART 發(fā)送
上傳時間： 2013-05-24
上傳用戶：han0097
LM3S系列UART例程：發(fā)送fifo工作原理
上傳時間： 2013-04-24
上傳用戶：pei5
LM3S系列UART例程：以fifo中斷方式發(fā)送
標(biāo)簽： LM3S fifo UART 中斷方式
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LM3S系列UART例程：以fifo中斷方式接收
上傳時間： 2013-05-20
上傳用戶：zklh8989
上傳時間： 2013-06-12
上傳用戶：米卡
異步fifo是用來適配不同時鐘域之間的相位差和頻率飄移的重要模塊。本文設(shè)計的異步fifo采用了格雷（GRAY）變換技術(shù)和雙端口RAM實現(xiàn)了不同時鐘域之間的數(shù)據(jù)無損傳輸。該結(jié)構(gòu)利用了GRAY變換的特點，使得整個系統(tǒng)可靠性高和抗干擾能力強(qiáng)，系統(tǒng)可以工作在讀寫時鐘頻率漂移達(dá)到正負(fù)300PPM的惡劣環(huán)境。并且由于采用了模塊化結(jié)構(gòu)，使得系統(tǒng)具有良好的可擴(kuò)充性。
標(biāo)簽： fifo GRAY RAM 適配
上傳時間： 2013-08-08
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使用Verilog編寫的同步fifo，可通過設(shè)置程序中的DEPTH設(shè)置fifo的深度，fifo_WRITE_CLOCK上升沿向fifo中寫入數(shù)據(jù)，\r\nfifo_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)?b>fifo上層操作簡單實用。
標(biāo)簽： Verilog fifo 編寫
上傳時間： 2013-08-12
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一篇關(guān)于fifo設(shè)計以及FPGA設(shè)計的文章
上傳時間： 2013-08-19
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關(guān)鍵詞 CAN報文對象的fifo模式應(yīng)用摘 要 CAN通信實驗
標(biāo)簽： fifo CAN 通信 實驗
上傳時間： 2013-11-03
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