FPGA那些事兒--TimeQuest靜態時序分析REV7.0，FPGA開發必備技術資料--262頁。

前言

這是筆者用兩年構思準備一年之久的筆記，其實這也是筆者的另一種挑戰。寫《工具篇

I》不像寫《Verilog HDL 那些事兒》系列的筆記一樣，只要針對原理和HDL 內容作出

解釋即可，雖然《Verilog HDL 那些事兒》夾雜著許多筆者對Verilog 的獨特見解，不過

這些內容都可以透過想象力來彌補。然而《工具篇I》需要一定的基礎才能書寫。

兩年前，編輯《時序篇》之際，筆者忽然對TimeQuest 產生興趣，可是筆者當時卻就連

時序是什么也不懂，更不明白時序有理想和物理之分，為此筆者先著手理想時序的研究。

一年后，雖然已掌握解理想時序，但是筆者始終覺得理想時序和TimeQuest 之間缺少什

么，這種感覺就像磁極不會沒有原因就相互吸引著？于是漫長的思考就開始了... 在不

知不覺中就寫出《整合篇》。

HDL 描述的模塊是軟模型，modelsim 仿真的軟模型是理想時序。換之，軟模型經過綜

合器總綜合以后就會成為硬模型，也是俗稱的網表。而TimeQuest 分析的對象就是硬模

型的物理時序。理想時序與物理時序雖然與物理時序有顯明的區別，但它們卻有黏糊的

關系，就像南極和北極的磁性一樣相互作用著。

編輯《工具篇I》的過程不也是一番風順，其中也有擱淺或者靈感耗盡的情況。《工具篇

I》給筆者最具挑戰的地方就是如何將抽象的概念，將其簡化并且用語言和圖形表達出

來。讀者們可要知道《工具篇I》使用許多不曾出現在常規書的用詞與概念... 但是，

不曾出現并不代表它們不復存在，反之如何定義與實例化它們讓筆者興奮到夜夜失眠。

《工具篇 I》的書寫方式依然繼承筆者往常的筆記風格，內容排版方面雖然給人次序不

一的感覺，不過筆者認為這種次序對學習有最大的幫助。編輯《工具篇I》辛苦歸辛苦，

但是筆者卻很熱衷，心情好比小時候研究新玩具一般，一邊好奇一邊疑惑，一邊學習一

邊記錄。完成它讓筆者有莫民的愉快感，想必那是筆者久久不失的童心吧！？

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