靜態時序分析,是IC design后端設計中最基本的基礎部分
資源簡介:基于FPGA芯片的功能仿真平臺構建及靜態時序分析
上傳時間: 2013-06-28
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資源簡介:華為_靜態時序分析與邏輯設計,IC設計驗證領域很有用
上傳時間: 2013-07-29
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資源簡介:01_靜態時序分析基本原理和時序分析模型
上傳時間: 2013-11-17
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資源簡介:01_靜態時序分析基本原理和時序分析模型
上傳時間: 2013-10-17
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資源簡介:靜態時序分析,是IC design后端設計中最基本的基礎部分
上傳時間: 2014-01-01
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資源簡介:Altera Quartusii靜態時序分析(Static Timing Analysis)基礎及應用
上傳時間: 2014-01-26
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資源簡介:靜態時序分析(外語版),有助于對大佬或者小白對時序的進一步理解。沒有中文版的,但可以借助翻譯很快地上手和理解,寫得很好,希望對大家有幫助
上傳時間: 2021-10-22
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資源簡介:FPGA那些事兒--TimeQuest靜態時序分析REV7.0,FPGA開發必備技術資料--262頁。前言這是筆者用兩年構思準備一年之久的筆記,其實這也是筆者的另一種挑戰。寫《工具篇I》不像寫《Verilog HDL 那些事兒》系列的筆記一樣,只要針對原理和HDL 內容作出解釋即可,雖...
上傳時間: 2022-05-02
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資源簡介:華為FPGA設計規范 VERILOG約束 編程規范時序分析等全套資料:FPGA技巧Xilinx.pdfHuaWei Verilog 約束.rarSynplify工具使用指南(華為文檔)[1].rar.rarVerilog HDL 華為入門教程.rarVerilog典型電路設計 華為.rar一種將異步時鐘域轉換成同步時鐘域的方法.pdf華為...
上傳時間: 2021-11-05
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資源簡介:FPGA時序分析文檔。不錯,應該有幫助。喜歡的朋友下載看看
上傳時間: 2013-05-19
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資源簡介:使用時鐘PLL的源同步系統時序分析一)回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Ti...
上傳時間: 2013-11-05
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資源簡介:時序分析的好資料
上傳時間: 2013-11-07
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資源簡介:時序分析的好資料
上傳時間: 2013-12-21
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資源簡介:這是一本介紹如何在高速存板過程中如何進行時序分析的好書
上傳時間: 2013-12-04
上傳用戶:ANRAN
資源簡介:自己編寫的用于時序分析的matlab源碼,可以用于故障分析與診斷,
上傳時間: 2015-07-16
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資源簡介:80C51上電復位和復位延時的時序分析,很好的東東喲!
上傳時間: 2016-03-26
上傳用戶:chfanjiang
資源簡介:ARMA模型時間序列分析法簡稱為時序分析法,是一種利用參數模型對有序隨機振動響應數據進行處理,從而進行模態參數識別的方法。參數模型包括AR自回歸模型、MA滑動平均模型和ARMA自回歸滑動平均模型。這里給出了一個求出ARMA模型參數的MATLAB程序。
上傳時間: 2013-12-25
上傳用戶:問題問題
資源簡介:Cam3098攝像頭接口資料,時序分析很清楚。
上傳時間: 2016-05-12
上傳用戶:sxdtlqqjl
資源簡介:非常好的時序分析教程,里面對時序的概念,分析參數,分析過程都有大概的介紹。
上傳時間: 2016-06-05
上傳用戶:Altman
資源簡介:以LVDS設計為例學習ISE中的時序分析以及低層布局器的使用方法 在底層布局器中對LVDS管腳進行約束的方法,底層布局器設計流程,底層布局器中的位置約束,時序分析器的使用方法,時序改進向導的使用等.
上傳時間: 2013-12-08
上傳用戶:semi1981
資源簡介:主要用于時序分析,無論是ASIC還是FPGA以及DSP都很有效的.歡迎大家使用
上傳時間: 2016-11-19
上傳用戶:shus521
資源簡介:關于DDR SDRAM的詳細原理和時序分析,對于開發設計有很大使用價值
上傳時間: 2013-12-02
上傳用戶:894898248
資源簡介:Altera 2009年時序分析ppt。強烈推薦!
上傳時間: 2017-06-01
上傳用戶:yiwen213
資源簡介:Max_plus_的時序仿真與時序分析,教程。詳細講解了實習仿真方法
上傳時間: 2017-08-23
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資源簡介:隨著信息時代的到來,用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落,信號經信道傳輸后,到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS(Reed—Solomon)碼是差錯控...
上傳時間: 2013-04-24
上傳用戶:思琦琦
資源簡介:FPGA作為新一代集成電路的出現,引起了數字電路設計的巨大變革。隨著FPGA工藝的不斷更新與改善,越來越多的用戶與設計公司開始使用FPGA進行系統開發,因此,PFAG的市場需求也越來越高,從而使得FPGA的集成電路板的工藝發展也越來越先進,在如此良性循環下,不...
上傳時間: 2013-04-24
上傳用戶:vvbvvb123
資源簡介:用PrimeTime進行靜態時序分析. §2.2 PrimeTime進行時序分析的流程 使用PrimeTime對一個電路設計進行靜態時序分析,
上傳時間: 2013-06-29
上傳用戶:蟲蟲蟲蟲蟲蟲
資源簡介:現場可編程門陣列(FPGA)是一種可實現多層次邏輯器件。基于SRAM的FPGA結構由邏輯單元陣列來實現所需要的邏輯函數。FPGA中,互連線資源是預先定制的,這些資源是由各種長度的可分割金屬線,緩沖器和.MOS管實現的,所以相對于ASIC中互連線所占用的面積更大。為...
上傳時間: 2013-07-24
上傳用戶:yezhihao
資源簡介:·【內容簡介】本書第2版描述了使用Synopsys工具進行ASIC芯片綜合、物理綜合、形式驗證和靜態時序分析的最新概念和技術,同時針對VDSM(超深亞微米)工藝的完整ASIC設計流程的設計方法進行了深入的探討。.本書的重點是使用Synopsys32具解決各種VDSM問題的實際應...
上傳時間: 2013-05-20
上傳用戶:diets
資源簡介:EDA技術已經研發出一整套高速PCB和電路板級系統的設計分析工具和方法學,這些技術涵蓋高速電路設計分析的方方面面:靜態時序分析、信號完整性分析、EMI/EMC設計、地彈反射分析、功率分析以及高速布線器。
上傳時間: 2013-10-15
上傳用戶:frank1234