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VerilogHDL那些事兒——整合篇

  • 資源大小:43247 K
  • 上傳時(shí)間: 2022-06-13
  • 上傳用戶:hao123
  • 資源積分:2 下載積分
  • 標(biāo)      簽: verilogl

資 源 簡 介

筆者詳細(xì)的談?wù)撛S多在整合里會(huì)出現(xiàn)的微妙思路,如:如何
把計(jì)數(shù)器/定時(shí)器整合在某個(gè)步驟里,從何提升模塊解讀性和擴(kuò)展性。此外,在整合篇
還有一個(gè)重要的討論,那就是 for,while 和 do ... while 等循環(huán)。這些都是一些順
序語言的佼佼者,可是在 Verilog HDL 語言里它們就黯然失色。

整合篇所討論的內(nèi)容不單是循環(huán)而已,整合篇的第二個(gè)重點(diǎn)是理想時(shí)序和物理時(shí)序
的整合。說實(shí)話,筆者自身也認(rèn)為要結(jié)合“兩個(gè)時(shí)序”是一件苦差事,理想時(shí)序是 Verilog
的行為,物理時(shí)序則是硬件的行為。不過在它們兩者之間又有微妙的 “黏糊點(diǎn)”,只要
稍微利用一下這個(gè)“黏糊點(diǎn)”我們就可以非常輕松的寫出符合“兩個(gè)時(shí)序”的模塊,但
是前提條件是充足了解“理想時(shí)序”。
整合篇里還有一個(gè)重點(diǎn),那就是“精密控時(shí)”。實(shí)現(xiàn)“精密控時(shí)”最笨的方法是被動(dòng)式
的設(shè)計(jì)方法,亦即一邊仿真,一邊估算時(shí)鐘的控制精度。這顯然是非常“傳統(tǒng)”而且“古
老”的方法,雖然有效但往往就是最費(fèi)精神和時(shí)間的。相反的,主動(dòng)式是一種講求在代
碼上和想象上實(shí)現(xiàn)“精密控時(shí)”的設(shè)計(jì)方法。主動(dòng)式的設(shè)計(jì)方法是基于“理想時(shí)序”“建
模技巧”和“仿順序操作”作為后盾的整合技巧。不說筆者吹牛,如果采用主動(dòng)式的設(shè)
計(jì)方法驅(qū)動(dòng) IIC 和 SDRAM 硬件,任何一段代碼都是如此合情合理。

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