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HDL的可綜合設計簡介

  • 資源大小:201 K
  • 上傳時間: 2013-10-21
  • 上傳用戶:sijieshenhua
  • 資源積分:2 下載積分
  • 標      簽: HDL 綜合設計

資 源 簡 介

本文簡單探討了verilog HDL設計中的可綜合性問題,適合HDL初學者閱讀

 

  用組合邏輯實現的電路和用時序邏輯實現的

  電路要分配到不同的進程中。

  不要使用枚舉類型的屬性。

  Integer應加范圍限制。

   通常的可綜合代碼應該是同步設計。

  避免門級描述,除非在關鍵路徑中。

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