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  資源簡(jiǎn)介：本文簡(jiǎn)單探討了verilog HDL設(shè)計(jì)中的可綜合性問(wèn)題，適合HDL初學(xué)者閱讀 ? 　　用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 　　電路要分配到不同的進(jìn)程中。 　　不要使用枚舉類型的屬性。 　　Integer應(yīng)加范圍限制。 　　 通常的可綜合代碼應(yīng)該是同步...

  標(biāo)簽： HDL 綜合設(shè)計(jì)

  上傳時(shí)間： 2013-10-21

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• HDL的可綜合設(shè)計(jì)簡(jiǎn)介免費(fèi)下載

  資源簡(jiǎn)介：本文簡(jiǎn)單探討了verilog HDL設(shè)計(jì)中的可綜合性問(wèn)題，適合HDL初學(xué)者閱讀 ? 　　用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 　　電路要分配到不同的進(jìn)程中。 　　不要使用枚舉類型的屬性。 　　Integer應(yīng)加范圍限制。 　　 通常的可綜合代碼應(yīng)該是同步...

  標(biāo)簽： HDL 綜合設(shè)計(jì)

  上傳時(shí)間： 2013-11-18

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• Synthesizable Verilo---syntax and semantics一本很好的關(guān)于verilog可綜合設(shè)計(jì)的參考書免費(fèi)下載

  資源簡(jiǎn)介：Synthesizable Verilo---syntax and semantics一本很好的關(guān)于verilog可綜合設(shè)計(jì)的參考書

  標(biāo)簽： Synthesizable semantics verilog Verilo

  上傳時(shí)間： 2015-02-16

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• 基于Verilog HDL的電梯系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog HDL的電梯系統(tǒng)設(shè)計(jì)

  標(biāo)簽： Verilog HDL 電梯 系統(tǒng)設(shè)計(jì)

  上傳時(shí)間： 2015-11-22

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• 基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

  標(biāo)簽： Verilog FIFO HDL

  上傳時(shí)間： 2013-12-19

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• 基于Xilinx Vertex4的可綜合的二級(jí)DCM模塊源代碼免費(fèi)下載

  資源簡(jiǎn)介：基于Xilinx Vertex4的可綜合的二級(jí)DCM模塊源代碼，可生成400Mhz時(shí)鐘信號(hào)

  標(biāo)簽： Vertex4 Xilinx DCM 二級(jí)

  上傳時(shí)間： 2013-11-25

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• 基于Xilinx Vertex2的可綜合的2048x10位的讀寫可控制FIFO模塊源代碼免費(fèi)下載

  資源簡(jiǎn)介：基于Xilinx Vertex2的可綜合的2048x10位的讀寫可控制FIFO模塊源代碼，深度可控

  標(biāo)簽： Vertex2 2048x10 Xilinx FIFO

  上傳時(shí)間： 2017-01-17

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• 我的大學(xué)綜合設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：我的大學(xué)綜合設(shè)計(jì)，一個(gè)VLAN配置的實(shí)例，在交換機(jī)上實(shí)驗(yàn)成功，可以通過(guò)boson軟件來(lái)模擬，所有過(guò)程都記錄下來(lái)了

  標(biāo)簽： 大學(xué) 綜合設(shè)計(jì)

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• 高清電子書-基于Verilog+HDL的通信系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：高清電子書-基于Verilog+HDL的通信系統(tǒng)設(shè)計(jì)334頁(yè)

  標(biāo)簽： verilog HDL 通信系統(tǒng) FPGA

  上傳時(shí)間： 2022-02-16

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• Verilog-HDL的數(shù)字系統(tǒng)設(shè)計(jì)入門教程CPLD篇免費(fèi)下載

  資源簡(jiǎn)介：本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練，熟悉軟硬件的相關(guān)知識(shí)，而不是為了講解 Verilog HDL語(yǔ)言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語(yǔ)法知識(shí)和編程思想，我也寫過(guò)一個(gè)關(guān)于Verilog HDL學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpg...

  標(biāo)簽： Verilog-HDL 數(shù)字系統(tǒng) cpld

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• verilog可綜合與不可綜合語(yǔ)句概述免費(fèi)下載

  資源簡(jiǎn)介：關(guān)于Verilog中的可綜合語(yǔ)句和不可綜合語(yǔ)句的匯總介紹

  標(biāo)簽： verilog

  上傳時(shí)間： 2013-12-09

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• verilog可綜合與不可綜合語(yǔ)句概述免費(fèi)下載

  資源簡(jiǎn)介：關(guān)于Verilog中的可綜合語(yǔ)句和不可綜合語(yǔ)句的匯總介紹

  標(biāo)簽： verilog

  上傳時(shí)間： 2013-11-27

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• 模糊PID控制的研究與設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：該文檔為模糊PID控制的研究與設(shè)計(jì)簡(jiǎn)介資料，講解的還不錯(cuò)，感興趣的可以下載看看…………………………

  標(biāo)簽： 模糊pid控制

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• 基于labview的鬧鐘課程設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：該文檔為基于labview的鬧鐘課程設(shè)計(jì)簡(jiǎn)介文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………

  標(biāo)簽： labview 鬧鐘

  上傳時(shí)間： 2021-11-13

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• 推薦 基于C單片機(jī)的智能小車設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：該文檔為{推薦}基于C單片機(jī)的智能小車設(shè)計(jì)簡(jiǎn)介文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………

  標(biāo)簽： 單片機(jī) 智能小車

  上傳時(shí)間： 2021-11-28

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• 可綜合的VerilogHDL設(shè)計(jì)實(shí)例: ---簡(jiǎn)化的RISC 8位CPU設(shè)計(jì)簡(jiǎn)介---免費(fèi)下載

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  標(biāo)簽： VerilogHDL RISC CPU 8位

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• Verilog HDL程序設(shè)計(jì)教程,以可綜合的設(shè)計(jì)為重點(diǎn)免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL程序設(shè)計(jì)教程,以可綜合的設(shè)計(jì)為重點(diǎn)，同時(shí)對(duì)仿真和模擬也作了深入闡述。全面介紹了verilog HDL 詞法，語(yǔ)法。

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

  上傳時(shí)間： 2014-01-19

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• Verilog HDL 數(shù)字設(shè)計(jì)教程(賀敬凱)免費(fèi)下載

  資源簡(jiǎn)介：　　Verilog HDL 數(shù)字設(shè)計(jì)教程【作者：賀敬凱；出版社：西安電子科技大學(xué)出版社】（本資料為ppt） 　　內(nèi)容簡(jiǎn)介：介紹了Verilog HDL語(yǔ)言，狀態(tài)機(jī)設(shè)計(jì)，仿真，還有好幾個(gè)可綜合設(shè)計(jì)的舉例，除了常見的，還有空調(diào)控制器的設(shè)計(jì)，飲料自動(dòng)售賣機(jī)的設(shè)計(jì)，AD采樣控...

  標(biāo)簽： Verilog HDL 數(shù)字設(shè)計(jì) 教程

  上傳時(shí)間： 2015-01-01

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• 可綜合的vHDL設(shè)計(jì)特點(diǎn).pdf免費(fèi)下載

  資源簡(jiǎn)介：可綜合的vHDL設(shè)計(jì)特點(diǎn).pdf

  標(biāo)簽： vHDL

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• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　免費(fèi)下載

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  標(biāo)簽： Verilog-HDL 9.1 功能描述

  上傳時(shí)間： 2015-09-16

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• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 　　9.免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 　　9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 　　9.2.5 task的使用...

  標(biāo)簽： Verilog-HDL LCD 9.2 顯示單元

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• 第一章 數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型免費(fèi)下載

  資源簡(jiǎn)介：第一章 數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設(shè)計(jì)方法概述 第三章 Verilog HDL的基本語(yǔ)法 第四章 不同抽象級(jí)別的Verilog HDL模型 第五章 基本運(yùn)算邏輯和它們的Verilog HDL模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯 第七章...

  標(biāo)簽： Verilog HDL 數(shù)字信號(hào)處理 基本概念

  上傳時(shí)間： 2016-02-08

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• SystemC片上系統(tǒng)設(shè)計(jì)的源代碼： 書籍介紹： SystemC是被實(shí)踐證明的優(yōu)秀的系統(tǒng)設(shè)計(jì)描述語(yǔ)言免費(fèi)下載

  資源簡(jiǎn)介：SystemC片上系統(tǒng)設(shè)計(jì)的源代碼： 書籍介紹： SystemC是被實(shí)踐證明的優(yōu)秀的系統(tǒng)設(shè)計(jì)描述語(yǔ)言，它能夠完成從系統(tǒng)到門級(jí)、從軟件到硬件、從設(shè)計(jì)到驗(yàn)證的全部描述。SystemC 2.01已作為一個(gè)穩(wěn)定的版本提交到IEEE，申請(qǐng)國(guó)際標(biāo)準(zhǔn)。 本書為配合清華大學(xué)電子工程系S...

  標(biāo)簽： SystemC 片上系統(tǒng) 源代碼 書籍

  上傳時(shí)間： 2014-11-29

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• 可編程器件廠商Xilinx的用于設(shè)計(jì)SMBus 控制器的源程序免費(fèi)下載

  資源簡(jiǎn)介：可編程器件廠商Xilinx的用于設(shè)計(jì)SMBus 控制器的源程序，包括完整的說(shuō)明幫助，以及可以用于xlinx器件的可綜合的代碼

  標(biāo)簽： Xilinx SMBus 可編程器件 廠商

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• SMT印制電路板的可制造性設(shè)計(jì)與審核 ppt免費(fèi)下載

  資源簡(jiǎn)介：SMT印制電路板的可制造性設(shè)計(jì)與審核 ppt

  標(biāo)簽： SMT 印制電路板 可制造性

  上傳時(shí)間： 2013-06-27

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• SMT印制電路板的可制造性設(shè)計(jì)與審核-296頁(yè)-8.9M-ppt.rar免費(fèi)下載

  資源簡(jiǎn)介：專輯類----PCB及CAD相關(guān)資料專輯 SMT印制電路板的可制造性設(shè)計(jì)與審核-296頁(yè)-8.9M-ppt.rar

  標(biāo)簽： M-ppt SMT 296 8.9

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• SMT印制電路板的可制造性設(shè)計(jì)與審核-296頁(yè)-8.9M-ppt.ppt免費(fèi)下載

  資源簡(jiǎn)介：專輯類-PCB及CAD相關(guān)資料專輯-174冊(cè)-3.19G SMT印制電路板的可制造性設(shè)計(jì)與審核-296頁(yè)-8.9M-ppt.ppt

  標(biāo)簽： M-ppt SMT 296 8.9

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• 基于LabVIEW和SOPC的智能型函數(shù)發(fā)生器的研究與設(shè)計(jì).rar免費(fèi)下載

  資源簡(jiǎn)介：函數(shù)發(fā)生器又名任意波形發(fā)生器，是一種常用的信號(hào)源，廣泛應(yīng)用于通信、雷達(dá)、導(dǎo)航等現(xiàn)代電子技術(shù)領(lǐng)域。信號(hào)發(fā)生器的核心技術(shù)是頻率合成技術(shù)，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成（PLL）、直接數(shù)字合成技術(shù)（DDS）。DDS是開環(huán)系統(tǒng)，無(wú)反饋環(huán)節(jié)，輸...

  標(biāo)簽： LabVIEW SOPC 智能型

  上傳時(shí)間： 2013-07-09

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• 基于FPGA的MCS51核的VHDL語(yǔ)言設(shè)計(jì)與實(shí)現(xiàn).rar免費(fèi)下載

  資源簡(jiǎn)介：本文以研究嵌入式微處理器為主，自主地設(shè)計(jì)了能夠運(yùn)行MCS-51系列單片機(jī)指令的MCU系統(tǒng)。系統(tǒng)采用了VHDL 語(yǔ)言與原理框圖的綜合設(shè)計(jì)方法，并且在Altera公司的FPGA上通過(guò)驗(yàn)證。論文深入地研究了微處理器的指令系統(tǒng)和數(shù)據(jù)地址通路，采用VHDL 語(yǔ)言完成了取指單元，...

  標(biāo)簽： FPGA VHDL MCS

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• USB接口引擎的軟核設(shè)計(jì)與FPGA兌現(xiàn).rar免費(fèi)下載

  資源簡(jiǎn)介：USB(UniversalSerialBus，通用串行總線)是當(dāng)今消費(fèi)電子產(chǎn)品和儀器設(shè)備中應(yīng)用最廣的接口協(xié)議之一，然而目前國(guó)內(nèi)的USB芯片只有極少數(shù)幾款，產(chǎn)品研究善處于起步階段，絕大部分產(chǎn)品主要由國(guó)外的IC設(shè)計(jì)芯片廠商如Cypress、NEC等一些國(guó)際著名公司提供。因而，如果能...

  標(biāo)簽： FPGA USB 接口

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