用VHDL語(yǔ)言在FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算,大家共享
資源簡(jiǎn)介：用VHDL語(yǔ)言在FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算,大家共享
上傳時(shí)間： 2013-08-19
上傳用戶：epson850
資源簡(jiǎn)介：用VHDL語(yǔ)言在FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算,大家共享
上傳時(shí)間： 2013-12-24
上傳用戶：a6697238
資源簡(jiǎn)介：VHDL在FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算，給初學(xué)者使用
上傳時(shí)間： 2013-12-19
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資源簡(jiǎn)介：用VHDL語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法
上傳時(shí)間： 2013-09-05
上傳用戶：life840315
資源簡(jiǎn)介：用VHDL語(yǔ)言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法
上傳時(shí)間： 2015-04-27
上傳用戶：fandeshun
資源簡(jiǎn)介：用VHDL語(yǔ)言在CPLD／FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算，資源多多共享,不亦樂(lè)乎!
上傳時(shí)間： 2014-01-21
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資源簡(jiǎn)介：用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信
上傳時(shí)間： 2013-09-06
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資源簡(jiǎn)介：用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信
上傳時(shí)間： 2014-01-03
上傳用戶：jackgao
資源簡(jiǎn)介：智能全數(shù)字鎖相環(huán)的設(shè)計(jì)用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信
上傳時(shí)間： 2014-01-08
上傳用戶：weiwolkt
資源簡(jiǎn)介：錯(cuò)誤檢測(cè)與糾正電路的設(shè)計(jì)與實(shí)現(xiàn)用VHDL語(yǔ)言在CPLD上實(shí)現(xiàn)串行通信.doc
上傳時(shí)間： 2015-11-06
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資源簡(jiǎn)介：用VHDL語(yǔ)言在FPGA或者CPLD上實(shí)現(xiàn)任意波形的產(chǎn)生
上傳時(shí)間： 2013-12-18
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資源簡(jiǎn)介：用verilog語(yǔ)言在FPGA中實(shí)現(xiàn)fifo功能！
上傳時(shí)間： 2015-05-02
上傳用戶：epson850
資源簡(jiǎn)介：用Verilog語(yǔ)言在FPGA內(nèi)實(shí)現(xiàn)一256個(gè)采樣點(diǎn)的正弦波，已嘗試，挺好用的~~~
上傳時(shí)間： 2017-03-18
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資源簡(jiǎn)介：dsp卷積處理算法。用C語(yǔ)言在DSP中實(shí)現(xiàn)卷積運(yùn)算!
上傳時(shí)間： 2013-11-28
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資源簡(jiǎn)介：在FPGA上實(shí)現(xiàn)的出租車(chē)計(jì)價(jià)器VHDL源代碼\r\n能實(shí)現(xiàn)里程計(jì)價(jià)、誤時(shí)計(jì)價(jià)等功能
上傳時(shí)間： 2013-08-13
上傳用戶：18888888888
資源簡(jiǎn)介：數(shù)字信號(hào)處理在FPGA上實(shí)現(xiàn)的經(jīng)典教材，本書(shū)詳細(xì)介紹了數(shù)字信號(hào)處理的算法，以及其在FPGA上用硬件描述語(yǔ)言實(shí)現(xiàn)
上傳時(shí)間： 2013-09-01
上傳用戶：frank1234
資源簡(jiǎn)介：8051MCU在FPGA上實(shí)現(xiàn)的源代碼，用VHDL語(yǔ)言編寫(xiě)
上傳時(shí)間： 2016-10-28
上傳用戶：lht618
資源簡(jiǎn)介：數(shù)字信號(hào)處理在FPGA上實(shí)現(xiàn)的經(jīng)典教材，本書(shū)詳細(xì)介紹了數(shù)字信號(hào)處理的算法，以及其在FPGA上用硬件描述語(yǔ)言實(shí)現(xiàn)
上傳時(shí)間： 2015-10-22
上傳用戶：stella2015
資源簡(jiǎn)介：這是在FPGA上實(shí)現(xiàn)的數(shù)字電壓表，用VHDL編寫(xiě)的，已通過(guò)編譯，仿真驗(yàn)證。
上傳時(shí)間： 2015-10-24
上傳用戶：tyler
資源簡(jiǎn)介：這是在FPGA上實(shí)現(xiàn)的數(shù)字鐘功能，用VERILOG語(yǔ)言編程，已功過(guò)編譯，仿真驗(yàn)證
上傳時(shí)間： 2013-12-18
上傳用戶：R50974
資源簡(jiǎn)介：在FPGA上實(shí)現(xiàn)序列機(jī) 用的是Altera公司的DE1板子
上傳時(shí)間： 2016-05-19
上傳用戶：趙云興
資源簡(jiǎn)介：在FPGA上實(shí)現(xiàn)的出租車(chē)計(jì)價(jià)器VHDL源代碼 能實(shí)現(xiàn)里程計(jì)價(jià)、誤時(shí)計(jì)價(jià)等功能
上傳時(shí)間： 2017-02-04
上傳用戶：helmos
資源簡(jiǎn)介：基于VHDL的數(shù)字鬧鐘的設(shè)計(jì)。可實(shí)現(xiàn)計(jì)時(shí)、鬧鐘、調(diào)節(jié)時(shí)間功能。可以在FPGA上實(shí)現(xiàn)。
上傳時(shí)間： 2014-08-07
上傳用戶：qwe1234
資源簡(jiǎn)介：在FPGA上實(shí)現(xiàn)H_264AVC視頻編碼標(biāo)準(zhǔn)
上傳時(shí)間： 2013-08-20
上傳用戶：ZZJ886
資源簡(jiǎn)介：在FPGA上實(shí)現(xiàn)H_264AVC視頻編碼標(biāo)準(zhǔn)資料
上傳時(shí)間： 2013-08-31
上傳用戶：1477849018@qq.com
資源簡(jiǎn)介：用verilog編寫(xiě)在FLEX10K上實(shí)現(xiàn)的簡(jiǎn)易CPU
上傳時(shí)間： 2015-03-09
上傳用戶：vodssv
資源簡(jiǎn)介：在顯示器上顯示漢字,在FPGA上實(shí)現(xiàn),使用Verilog HDL 設(shè)計(jì),完全可是直接使用
上傳時(shí)間： 2014-09-04
上傳用戶：zm7516678
資源簡(jiǎn)介：在FPGA上實(shí)現(xiàn)H_264AVC視頻編碼標(biāo)準(zhǔn)資料
上傳時(shí)間： 2015-10-11
上傳用戶：hoperingcong
資源簡(jiǎn)介：：在FPGA 上實(shí)現(xiàn)了對(duì)高頻窄帶數(shù)字信號(hào)的下變頻和取樣率轉(zhuǎn)換，由于完全避免了需要大量邏輯資源的乘法 器和數(shù)字振蕩器，其結(jié)構(gòu)大為簡(jiǎn)化，再加上采用了流水處理結(jié)構(gòu)，使其處理速度超過(guò)100M 樣點(diǎn)每秒，此外它還具有 結(jié)構(gòu)簡(jiǎn)單，重配置能力強(qiáng)的優(yōu)點(diǎn)，具有廣闊的應(yīng)...
上傳時(shí)間： 2014-01-17
上傳用戶：tonyshao
資源簡(jiǎn)介：在FPGA上實(shí)現(xiàn)H_264AVC視頻編碼標(biāo)準(zhǔn)
上傳時(shí)間： 2014-01-10
上傳用戶：邶刖
