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• 如何如何使用verilog Hdl以及如何使其在FPGA開發(fā)板上實(shí)現(xiàn)免費(fèi)下載

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  標(biāo)簽： verilog FPGA Hdl 如何使用

  上傳時(shí)間： 2013-08-18

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• lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開發(fā)板上實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開發(fā)板上實(shí)現(xiàn)

  標(biāo)簽： FPGA verilog lab1 Hdl

  上傳時(shí)間： 2014-10-29

  上傳用戶：stella2015

• MPlayer在嵌入式開發(fā)系統(tǒng)中的應(yīng)用,說明如何在嵌入式開發(fā)板上實(shí)現(xiàn)mplayer的配置免費(fèi)下載

  資源簡(jiǎn)介：MPlayer在嵌入式開發(fā)系統(tǒng)中的應(yīng)用,說明如何在嵌入式開發(fā)板上實(shí)現(xiàn)mplayer的配置，編譯，安裝及調(diào)試過程

  標(biāo)簽： MPlayer mplayer 嵌入式 中的應(yīng)用

  上傳時(shí)間： 2015-06-30

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• 此設(shè)計(jì)采用verilog Hdl硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊免費(fèi)下載

  資源簡(jiǎn)介：此設(shè)計(jì)采用verilog Hdl硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號(hào)（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號(hào)。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)

  標(biāo)簽： verilog Hdl 硬件語言設(shè)計(jì) 開發(fā)板

  上傳時(shí)間： 2015-04-11

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• FPGA開發(fā)板上寫的verilog代碼 功能是從電腦端發(fā)送一個(gè)字節(jié)免費(fèi)下載

  資源簡(jiǎn)介：FPGA開發(fā)板上寫的verilog代碼：\r\n功能是從電腦端發(fā)送一個(gè)字節(jié)，然后把它接收回來。\r\n

  標(biāo)簽： verilog FPGA 開發(fā)板 代碼

  上傳時(shí)間： 2013-08-15

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• Sqlite在nona2410開發(fā)板上的移植.doc Sqlite在Nano2410開發(fā)板上的移植以及開發(fā)（for arm-linux）免費(fèi)下載

  資源簡(jiǎn)介：Sqlite在nona2410開發(fā)板上的移植.doc Sqlite在Nano2410開發(fā)板上的移植以及開發(fā)（for arm-linux）

  標(biāo)簽： Sqlite 2410 arm-linux Nano

  上傳時(shí)間： 2013-12-15

  上傳用戶：gtf1207

• 用verilog寫的4*4小鍵盤按鍵檢測(cè)程序。本工程已經(jīng)編譯好。可以直接在Atera DE1 FPGA開發(fā)板上運(yùn)行免費(fèi)下載

  資源簡(jiǎn)介：用verilog寫的4*4小鍵盤按鍵檢測(cè)程序。本工程已經(jīng)編譯好。可以直接在Atera DE1 FPGA開發(fā)板上運(yùn)行

  標(biāo)簽： verilog Atera FPGA DE1

  上傳時(shí)間： 2016-09-17

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• FPGA開發(fā)板上寫的verilog代碼： 功能是從電腦端發(fā)送一個(gè)字節(jié)免費(fèi)下載

  資源簡(jiǎn)介：FPGA開發(fā)板上寫的verilog代碼： 功能是從電腦端發(fā)送一個(gè)字節(jié)，然后把它接收回來。

  標(biāo)簽： verilog FPGA 開發(fā)板 代碼

  上傳時(shí)間： 2013-12-14

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• hfrk44b0_uCGUI,可以跑在hfrk44b0開發(fā)板上,支持4級(jí)以及16級(jí)灰度,已經(jīng)測(cè)試通過,直接下載到開發(fā)板上就能用.免費(fèi)下載

  資源簡(jiǎn)介：hfrk44b0_uCGUI,可以跑在hfrk44b0開發(fā)板上,支持4級(jí)以及16級(jí)灰度,已經(jīng)測(cè)試通過,直接下載到開發(fā)板上就能用.

  標(biāo)簽： hfrk uCGUI 44 44b

  上傳時(shí)間： 2016-12-16

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• 移位運(yùn)算器SHIFTER 使用verilog Hdl 語言編寫免費(fèi)下載

  資源簡(jiǎn)介：移位運(yùn)算器SHIFTER 使用verilog Hdl 語言編寫，其輸入輸出端分別與鍵盤/顯示器LED 連接。移位運(yùn)算器是時(shí)序電路，在J鐘信號(hào)到來時(shí)狀態(tài)產(chǎn)生變化， CLK 為其時(shí)鐘脈沖。由S0、S1 、M 控制移位運(yùn)算的功能狀態(tài)，具有數(shù)據(jù)裝入、數(shù)據(jù)保持、循環(huán)右移、帶進(jìn)位循環(huán)右移，...

  標(biāo)簽： SHIFTER verilog Hdl 移位

  上傳時(shí)間： 2014-01-16

  上傳用戶：wys0120

• 這是一個(gè)verilog Hdl 語言的例子免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)verilog Hdl 語言的例子，在CPLD器件EPM240上實(shí)現(xiàn)了 RS232協(xié)議、按鍵處理、LED數(shù)碼管顯示和每秒加1數(shù)碼顯示。使用quartus ii 7.0 以上打開.

  標(biāo)簽： verilog Hdl 語言

  上傳時(shí)間： 2017-03-06

  上傳用戶：lizhen9880

• 基于QuartusII的LCD1602-verilog 源代碼可以直接應(yīng)用于FPGA開發(fā)板免費(fèi)下載

  資源簡(jiǎn)介：基于QuartusII的LCD1602-verilog 源代碼，可以直接應(yīng)用于FPGA開發(fā)板。

  標(biāo)簽： quartusii lcd

  上傳時(shí)間： 2022-05-17

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• 是vHdl語言免費(fèi)下載

  資源簡(jiǎn)介：是vHdl語言，在FPGA開發(fā)板上實(shí)現(xiàn)十進(jìn)制技術(shù)（7段數(shù)碼管顯示），包括復(fù)位，清零，計(jì)數(shù)使能。

  標(biāo)簽： vHdl 語言

  上傳時(shí)間： 2016-10-07

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• C++中臨時(shí)變量的例子,說明C++是如何使用臨時(shí)變量以及如何銷毀臨時(shí)變量的免費(fèi)下載

  資源簡(jiǎn)介：C++中臨時(shí)變量的例子,說明C++是如何使用臨時(shí)變量以及如何銷毀臨時(shí)變量的

  標(biāo)簽： 變量 如何使用

  上傳時(shí)間： 2013-12-16

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• 主要介紹了如何使用E8仿真器在以Renesas芯片為MCU的開發(fā)板上進(jìn)行仿真調(diào)試。 第1 章 概要 第2 章 E8 仿真器功能 第3 章 使用前的準(zhǔn)備 第4 章 調(diào)試的準(zhǔn)備 第5 章 調(diào)試 免費(fèi)下載

  資源簡(jiǎn)介：主要介紹了如何使用E8仿真器在以Renesas芯片為MCU的開發(fā)板上進(jìn)行仿真調(diào)試。 第1 章 概要 第2 章 E8 仿真器功能 第3 章 使用前的準(zhǔn)備 第4 章 調(diào)試的準(zhǔn)備 第5 章 調(diào)試 第6 章 教程示例 附錄A E8 仿真器的構(gòu)成 附錄B 窗口功能一覽 附錄C 命令行功能 附...

  標(biāo)簽： Renesas MCU 仿真器 調(diào)試

  上傳時(shí)間： 2013-12-26

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• 單片機(jī)應(yīng)用技術(shù)選編10免費(fèi)下載

  資源簡(jiǎn)介：單片機(jī)應(yīng)用技術(shù)選編10 目錄 第一章 專題論述1.1 嵌入式系統(tǒng)的技術(shù)發(fā)展和我們的機(jī)遇(2)1.2 一種新的電路設(shè)計(jì)和實(shí)現(xiàn)方法——進(jìn)化硬件(8)1.3 從8/16位機(jī)到32位機(jī)的系統(tǒng)設(shè)計(jì)(13)1.4 混合SoC設(shè)計(jì)(18)1.5 AT24系列存儲(chǔ)器數(shù)據(jù)串并轉(zhuǎn)換接口的IP核設(shè)計(jì)(23)1.6 低能耗嵌...

  標(biāo)簽： 單片機(jī) 應(yīng)用技術(shù)

  上傳時(shí)間： 2013-12-04

  上傳用戶：vmznxbc

• 鍵盤鼠標(biāo)的原代碼,用FPGA實(shí)現(xiàn),使用verilog Hdl編寫,已經(jīng)使用FPGA驗(yàn)正過了,完全可以用免費(fèi)下載

  資源簡(jiǎn)介：鍵盤鼠標(biāo)的原代碼,用FPGA實(shí)現(xiàn),使用verilog Hdl編寫,已經(jīng)使用FPGA驗(yàn)正過了,完全可以用

  標(biāo)簽： FPGA verilog Hdl 鍵盤

  上傳時(shí)間： 2013-12-12

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• 在顯示器上顯示漢字,在FPGA上實(shí)現(xiàn),使用verilog Hdl 設(shè)計(jì),完全可是直接使用免費(fèi)下載

  資源簡(jiǎn)介：在顯示器上顯示漢字,在FPGA上實(shí)現(xiàn),使用verilog Hdl 設(shè)計(jì),完全可是直接使用

  標(biāo)簽： verilog FPGA Hdl 顯示器

  上傳時(shí)間： 2014-09-04

  上傳用戶：zm7516678

• 文章論述了如何在資源有限的easyarm開發(fā)板上進(jìn)行uclinux的移植免費(fèi)下載

  資源簡(jiǎn)介：文章論述了如何在資源有限的easyarm開發(fā)板上進(jìn)行uclinux的移植

  標(biāo)簽： easyarm uclinux 資源 開發(fā)板

  上傳時(shí)間： 2014-01-05

  上傳用戶：yan2267246

• 用verilog Hdl寫的數(shù)字時(shí)鐘,已經(jīng)在開發(fā)板上驗(yàn)證過的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!免費(fèi)下載

  資源簡(jiǎn)介：用verilog Hdl寫的數(shù)字時(shí)鐘,已經(jīng)在開發(fā)板上驗(yàn)證過的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!

  標(biāo)簽： verilog Hdl 數(shù)字時(shí)鐘 開發(fā)板

  上傳時(shí)間： 2013-12-03

  上傳用戶：lnnn30

• 三星2440開發(fā)板上直接操作GPIO F的測(cè)試代碼！教你如何在嵌入式開發(fā)中直接訪問GPIO！免費(fèi)下載

  資源簡(jiǎn)介：三星2440開發(fā)板上直接操作GPIO F的測(cè)試代碼！教你如何在嵌入式開發(fā)中直接訪問GPIO！

  標(biāo)簽： GPIO 2440 三星 開發(fā)板

  上傳時(shí)間： 2016-06-24

  上傳用戶：水中浮云

• 本程序（狀態(tài)機(jī)）使用verilog Hdl語言編寫免費(fèi)下載

  資源簡(jiǎn)介：本程序（狀態(tài)機(jī)）使用verilog Hdl語言編寫，并通過QuestaSim仿真。

  標(biāo)簽： verilog Hdl 程序 狀態(tài)

  上傳時(shí)間： 2013-12-26

  上傳用戶：894898248

• 這個(gè)文件中使用verilog Hdl簡(jiǎn)單的利用基本運(yùn)算實(shí)現(xiàn)了微型的cpu設(shè)計(jì)開發(fā)過程免費(fèi)下載

  資源簡(jiǎn)介：這個(gè)文件中使用verilog Hdl簡(jiǎn)單的利用基本運(yùn)算實(shí)現(xiàn)了微型的cpu設(shè)計(jì)開發(fā)過程

  標(biāo)簽： verilog Hdl cpu 運(yùn)算

  上傳時(shí)間： 2016-08-24

  上傳用戶：hgy9473

• 使用verilog Hdl 實(shí)現(xiàn)AES硬體加解密免費(fèi)下載

  資源簡(jiǎn)介：使用verilog Hdl 實(shí)現(xiàn)AES硬體加解密

  標(biāo)簽： verilog Hdl AES 加解密

  上傳時(shí)間： 2016-08-25

  上傳用戶：gdgzhym

• flash mx 教程,chm格式的,使用方便簡(jiǎn)單. 作者:神使 發(fā)布在互動(dòng)聯(lián)盟網(wǎng)站免費(fèi)下載

  資源簡(jiǎn)介：flash mx 教程,chm格式的,使用方便簡(jiǎn)單. 作者:神使 發(fā)布在互動(dòng)聯(lián)盟網(wǎng)站

  標(biāo)簽： flash chm mx 教程

  上傳時(shí)間： 2015-03-25

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• 采用verilog Hdl設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理免費(fèi)下載

  資源簡(jiǎn)介：采用verilog Hdl設(shè)計(jì),在掌宇智能開發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門控電路和譯碼電路

  標(biāo)簽： verilog Hdl 開發(fā)板 搶答器

  上傳時(shí)間： 2013-12-21

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• 采用verilog Hdl設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：采用verilog Hdl設(shè)計(jì)，在Altera EP1S10S780C6開發(fā)板上實(shí)現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂曲

  標(biāo)簽： verilog Hdl

  上傳時(shí)間： 2015-04-11

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• verilog Hdl 實(shí)際工控項(xiàng)目源碼 開發(fā)工具 altera quartus2免費(fèi)下載

  資源簡(jiǎn)介：verilog Hdl 實(shí)際工控項(xiàng)目源碼 開發(fā)工具 altera quartus2

  標(biāo)簽： quartus2 verilog altera Hdl

  上傳時(shí)間： 2013-12-29

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• verilog Hdl coding DDR sdram control for FPGA免費(fèi)下載

  資源簡(jiǎn)介：verilog Hdl coding DDR sdram control for FPGA

  標(biāo)簽： verilog control coding sdram

  上傳時(shí)間： 2013-12-17

  上傳用戶：wangchong

• FPGA開發(fā)板配套verilog Hdl代碼。芯片為Mars EP1C6F。是基礎(chǔ)實(shí)驗(yàn)的源碼。包括加法器、減法器、乘法器、多路選擇器等。免費(fèi)下載

  資源簡(jiǎn)介：FPGA開發(fā)板配套verilog Hdl代碼。芯片為Mars EP1C6F。是基礎(chǔ)實(shí)驗(yàn)的源碼。包括加法器、減法器、乘法器、多路選擇器等。

  標(biāo)簽： verilog EP1C6F FPGA Mars

  上傳時(shí)間： 2014-11-10

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