提出了一種基于FPGA的時鐘跟蹤環(huán)路的設(shè)計方案,該方案簡化了時鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時鐘調(diào)整電路的復(fù)雜度。實際電路測試結(jié)果表明,該方案能夠使接收機時鐘快速準(zhǔn)確地跟蹤發(fā)射機時鐘的變化,且時鐘抖動小、穩(wěn)準(zhǔn)度高、工作穩(wěn)定可靠。
資源簡介：提出了一種基于FPGA的時鐘跟蹤環(huán)路的設(shè)計方案,該方案簡化了時鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時鐘調(diào)整電路的復(fù)雜度。實際電路測試結(jié)果表明,該方案能夠使接收機時鐘快速準(zhǔn)確地跟蹤發(fā)射機時鐘的變化,且時鐘抖動小、穩(wěn)準(zhǔn)度高、工作穩(wěn)定可靠。
上傳時間： 2014-12-28
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上傳時間： 2015-01-02
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上傳時間： 2018-03-22
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上傳時間： 2017-05-06
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上傳時間： 2021-12-08
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上傳時間： 2017-05-21
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上傳時間： 2017-07-30
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