7.4 實(shí)用多功能電子表
7.4.1 功能描述
多功能電子表共有5種功能：功能1為數(shù)字鐘；功
能2為數(shù)字跑表；功能3為調(diào)時(shí)；功能4為鬧鐘設(shè)置；功
能5為日期設(shè)置。除調(diào)時(shí)功能以外，電子表處于其他功
能狀態(tài)下時(shí)并不影響數(shù)字鐘的運(yùn)行。使用數(shù)字鐘功能
時(shí)，還可以通過按鍵快速查看當(dāng)前的鬧鐘設(shè)置時(shí)間和
當(dāng)前日期。該電子表利用EDA實(shí)驗(yàn)平臺(tái)的揚(yáng)聲器整點(diǎn)
報(bào)時(shí)和定時(shí)報(bào)時(shí)，設(shè)置3個(gè)按鍵分別作為功能鍵和調(diào)整
鍵。實(shí)用多功能電子表外部接口如圖7-14所示。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
圖7-14 實(shí)用多功能電子表外部接口
CLK_1Hz MODE[3..0]
CLK_1kHz
FUNC_KEY
KEY1
KEY2
HOUR[7..0]
MINUTE[7..0]
SECOND[7..0]
ALARM
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
1．輸入
(1) func_key：功能鍵，控制電子表的功能號(hào)。
(2) key1：調(diào)整key1，功能1時(shí)按下可顯示鬧鐘設(shè)置
時(shí)間；功能2時(shí)用作跑表暫停鍵；功能3、4時(shí)分別用于
調(diào)數(shù)字鐘和鬧鐘的小時(shí)數(shù)；功能5時(shí)用于調(diào)日期的月
份。
(3) key2：調(diào)整key2，功能1時(shí)按下可顯示當(dāng)前日
期；功能2時(shí)用作跑表清零鍵；功能3、4時(shí)分別用于調(diào)
數(shù)字鐘和鬧鐘的分鐘數(shù)；功能5時(shí)用于調(diào)日期的日期
數(shù)。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
(4) clk_1 Hz：數(shù)字鐘時(shí)鐘(1 Hz)輸入。
(5) clk_1 kHz：1 kHz時(shí)鐘，是整點(diǎn)報(bào)時(shí)和定點(diǎn)報(bào)
時(shí)所需的頻率。另外，10分頻后還可得到100 Hz頻率
信號(hào)作為數(shù)字跑表時(shí)鐘輸入。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
2．輸出
(1) mode：顯示電子表的功能號(hào)1～5。
(2) hour：功能1、3和4時(shí)顯示小時(shí)數(shù)；功能2時(shí)顯示
跑表的分鐘數(shù)；功能5時(shí)顯示月份。
(3) minute：功能1、3和4時(shí)顯示分鐘數(shù)；功能2時(shí)
顯示跑表的秒數(shù)；功能5時(shí)顯示日期數(shù)。
(4) second：功能1時(shí)顯示秒數(shù)；功能2時(shí)顯示1%
秒；功能3、4和5時(shí)均顯示0。
(5) alarm：連至揚(yáng)聲器，用于整點(diǎn)報(bào)時(shí)及鬧鐘報(bào)
時(shí)。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
7.4.2 電路組成
在明確電子表的功能后，可對(duì)電子表進(jìn)行模塊劃
分得到電子表設(shè)計(jì)的結(jié)構(gòu)框圖，如圖7-15所示。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
圖7-15 實(shí)用多功能電子表結(jié)構(gòu)框圖
數(shù)字鐘
與調(diào)時(shí)
clk_
跑表模塊
clk_
鬧鐘設(shè)置
模塊clk_key2
日期設(shè)置
模塊
clk_key3
clk_key4
clk_key1
顯
示
模
塊
數(shù)碼管功能號(hào)指示
分頻模塊
按鍵切換
乒乓開關(guān)琴鍵開關(guān)
1 kHz
100 Hz
500 Hz
報(bào)時(shí)模塊揚(yáng)聲器
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
從結(jié)構(gòu)框圖中可以看出，模塊劃分與功能劃分存
在不同之處。下面分別對(duì)幾個(gè)模塊加以說明。
1．?dāng)?shù)字鐘與調(diào)時(shí)模塊
由于調(diào)時(shí)功能改變的就是數(shù)字鐘的時(shí)和分，因此
應(yīng)將這兩個(gè)功能合在同一模塊中。這是因?yàn)樵赩HDL
和Verilog HDL中都不允許兩個(gè)進(jìn)程對(duì)同一信號(hào)進(jìn)行賦
值(即多重驅(qū)動(dòng))。此模塊的輸入有下面3個(gè)。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
(1) clk_1：時(shí)鐘輸入。當(dāng)處在數(shù)字鐘功能時(shí)，
clk_1應(yīng)為1 Hz的時(shí)鐘信號(hào)；當(dāng)處在調(diào)時(shí)功能時(shí)，clk_1
應(yīng)為按key1和key2調(diào)整鍵產(chǎn)生的adjust_key1和
adjust_key2脈沖信號(hào)。因此可描述clk_1為clk_1=(clk_1
Hz&&mode!=3)||(mode==3&&(adjust_key1||adjust_key2)
);即當(dāng)不處于功能3時(shí)為1 Hz時(shí)鐘信號(hào)，處于功能3時(shí)為
adjust_key1或adjust_key2脈沖信號(hào)。這樣，當(dāng)將電子表
調(diào)整到數(shù)字鐘功能外的其他功能時(shí)將不會(huì)影響數(shù)字鐘
的運(yùn)行。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
(2) adjust_key1和adjust_key2：在EDA實(shí)驗(yàn)平臺(tái)上
實(shí)現(xiàn)時(shí)，key1(KEY2)和key2(KEY3)兩個(gè)調(diào)整鍵是乒乓
開關(guān)，即每按動(dòng)一次，相應(yīng)引腳上的電平就翻轉(zhuǎn)一
次。這里需將其變?yōu)榍冁I開關(guān)，即每按動(dòng)一次將產(chǎn)生
一個(gè)上跳脈沖，從而啟動(dòng)進(jìn)程的運(yùn)行。有關(guān)乒乓開關(guān)
和琴鍵開關(guān)的說明請(qǐng)參見附錄。
此模塊的輸出為6位時(shí)、7位分和7位秒，采用BCD
碼表示。
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2．跑表模塊
跑表的設(shè)計(jì)與數(shù)字鐘的設(shè)計(jì)基本相同，不同的是
其輸入時(shí)鐘應(yīng)為100 Hz的信號(hào)，同時(shí)還應(yīng)增加暫停鍵
(key1)和清零鍵(key2)。因此其時(shí)鐘clk_2應(yīng)描述為
clk_2=clk_100 Hz&&mode==2&&!key1;
即當(dāng)電子表處于功能2時(shí)啟動(dòng)跑表模塊運(yùn)行，時(shí)鐘
為100 Hz，key1(乒乓開關(guān))則作為時(shí)鐘使能信號(hào)，也即
作為跑表的暫停鍵。
跑表模塊的輸出為7位分、7位秒和8位1%秒，采用
BCD碼顯示。
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3．鬧鐘設(shè)置模塊
鬧鐘設(shè)置模塊的輸入為兩個(gè)調(diào)整鍵clk_key1和
clk_key2，分別描述為
clk_key1=adjust_key1 && mode==4;
clk_key2=adjust_key2 && mode==4;
表示在鬧鐘功能時(shí)key1和key2分別作為調(diào)時(shí)鍵和調(diào)
分鍵。鬧鐘的輸出為6位時(shí)和7位分，采用BCD碼顯
示。
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4．日期設(shè)置模塊
日期設(shè)置模塊輸入為兩個(gè)調(diào)整鍵clk_key3和
clk_key4，分別描述為
clk_key3=adjust_key1 && mode==5;
clk_key4=adjust_key2 && mode==5;
表示日期設(shè)置功能時(shí)key2和key3分別作為調(diào)月鍵和
調(diào)日鍵。日期設(shè)置的輸出為5位月(共12月)和6位日(共
30日)，采用BCD碼顯示。
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5．顯示模塊
由于EDA實(shí)驗(yàn)平臺(tái)上已為數(shù)碼管顯示制作了譯碼
和驅(qū)動(dòng)電路，因此在其上設(shè)計(jì)數(shù)碼管顯示電路時(shí)將無
須編寫譯碼電路。
本設(shè)計(jì)顯示模塊的作用是根據(jù)不同的功能號(hào)，將相
應(yīng)功能的輸出連至數(shù)碼管上并輸出。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
時(shí)、分和秒的顯示分別用8位表示，實(shí)際上，時(shí)、
分和秒的最大值分別為23、59和59，對(duì)應(yīng)的BCD碼表
示分別為6、7和7位。選用8位表示是因?yàn)閷?shí)驗(yàn)平臺(tái)上
懸空的引腳均為高電平，如果不將高位懸空引腳通過
程序置為低電平，將導(dǎo)致顯示錯(cuò)誤。
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6．報(bào)時(shí)模塊
報(bào)時(shí)模塊控制在整點(diǎn)或鬧鐘時(shí)間到時(shí)將1 kHz或500
Hz的方波信號(hào)送至實(shí)驗(yàn)平臺(tái)上的揚(yáng)聲器發(fā)聲。
7．分頻模塊
分頻模塊將1 kHz的方波信號(hào)分頻至500 Hz(整點(diǎn)報(bào)
時(shí)用)和100 Hz(跑表時(shí)鐘)。
8．功能號(hào)指示
通過按功能鍵選擇不同的功能號(hào)(1～5)，將功能號(hào)
送往其他模塊使用并通過數(shù)碼管顯示出來。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
9．按鍵切換
在EDA實(shí)驗(yàn)平臺(tái)上，func_key(KEY1)、key1(KEY2)
和key2(KEY3)均為乒乓開關(guān)，需將其轉(zhuǎn)換為琴鍵開關(guān)
func_key、adjust_key1和adjust_key2，這樣在用
KEY1、KEY2和KEY3鍵調(diào)整功能號(hào)或調(diào)時(shí)、調(diào)分時(shí)，
每按一次便會(huì)產(chǎn)生一個(gè)上升沿脈沖，啟動(dòng)相應(yīng)進(jìn)程的
運(yùn)行。
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7.4.3 Verilog-HDL程序
module clock(clk_1 Hz, clk_1 kHz, func_key, key1, key2,
mode, hour, minute, second, alarm);
input clk_1 Hz ; //1Hz時(shí)鐘，供數(shù)字鐘使用
input clk_1 kHz ;
//1 kHz時(shí)鐘, 分成500 Hz供鬧鐘和整點(diǎn)報(bào)時(shí)使用, 分頻100
Hz供跑表使用
input func_key ;
//功能鍵, 1表示數(shù)字鐘, 2表示跑表, 3表示調(diào)時(shí), 4表示設(shè)置
鬧鐘，5表示日
//期設(shè)置
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
input key1 ; //功能1時(shí)顯示鬧鐘時(shí)間, 功能2時(shí)暫停, 功能
3、4時(shí)調(diào)小時(shí), 功能5時(shí)調(diào)
//月份
input key2 ; //功能1時(shí)顯示日期, 功能2時(shí)清零, 功能3、4
時(shí)調(diào)分, 功能5時(shí)調(diào)日
output [3:0] mode; //功能號(hào)指示
output [7:0] hour ; //功能1、3和4時(shí)顯示小時(shí), 功能2時(shí)
顯示分鐘, 功能5時(shí)顯示月份
output [7:0] minute; //功能1、3和4時(shí)顯示分鐘, 功能2時(shí)
顯示秒, 功能5時(shí)顯示日期
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
output [7:0] second; //功能1時(shí)顯示秒, 功能2時(shí)顯示1/100
秒, 其余時(shí)固定顯示0
output alarm ; //連至揚(yáng)聲器, 整點(diǎn)報(bào)時(shí)及鬧鐘
reg[3:0] mode; //功能號(hào)指示(1～5)
reg[7:0] hour,minute,second;
reg[2:0] divide; //1 kHz信號(hào)10分頻得100 Hz, 先5分
頻，再2分頻
reg clk_100 Hz; //100 Hz供跑表用
reg clk_500 Hz; //500 Hz供準(zhǔn)點(diǎn)報(bào)時(shí)時(shí)用
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
reg temp1,temp2,temp3;
wire funckey,adjust_key1,adjust_key2;
always@(posedge clk_1 kHz)
begin
clk_500 Hz=~clk_500 Hz;
//由1 kHz分頻得500 Hz時(shí)鐘信號(hào)，整點(diǎn)報(bào)時(shí)使用
temp1=func_key;
temp2=key1;
temp3=key2;
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
if(divide==3'b101)
//由1 kHz分頻得到100 Hz信號(hào)，用作跑表的時(shí)鐘
begin
divide=0;clk_100 Hz=~clk_100 Hz;
end
else divide=divide+1;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
assign funckey=func_key^temp1;
//將func_key(乒乓開關(guān))轉(zhuǎn)換為琴鍵開關(guān)
assign adjust_key1=key1^temp2; //將key1(乒乓開關(guān))轉(zhuǎn)換為琴鍵開關(guān)
assign adjust_key2=key2^temp3; //將key2(乒乓開關(guān))轉(zhuǎn)換為琴鍵開關(guān)
always@(posedge funckey)
begin
if(mode[2]&mode[0]) mode[2]=0; //功能號(hào)在1～5之間變化
else mode=mode+1;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
//功能1與功能3：數(shù)字鐘及時(shí)間設(shè)置, 功能3以外其他功能將
不影響數(shù)字鐘的運(yùn)行
reg[5:0] h1; //功能1(數(shù)字鐘)的時(shí)、分、秒
reg[6:0] m1,s1;
wire clk_1;
//數(shù)字鐘時(shí)為1 Hz時(shí)鐘, 時(shí)間設(shè)置時(shí)為按調(diào)整鍵產(chǎn)生的脈沖
assignclk_1=(clk_1
Hz&&mode!=3)||(mode==3&&(adjust_key1||adjust_key2));
always@(posedge clk_1)
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
begin
if(mode!=3) //數(shù)字鐘
begin //23:59:59'時(shí)變?yōu)?0:00:00
if(h1[5]&h1[1]&h1[0]&m1[6]&m1[4]&m1[3]&m1[0]&s1[6]
&s1[4]&s1[3]&s1[0])
{h1,m1,s1}=0;
else
if(h1[3]&h1[0]&m1[6]&m1[4]&m1[3]&m1[0]&s1[6]&s1[
4]&s1[3]&s1[0])
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
begin //*9:59:59'時(shí)小時(shí)加7，分、秒變?yōu)?
h1=h1+7;m1=0;s1=0;
end
else
if(m1[6]&m1[4]&m1[3]&m1[0]&s1[6]&s1[4]&s1[3]&s1[0])
begin //59:59' 時(shí)分、秒為0，小時(shí)加1
h1=h1+1;m1=0;s1=0;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
else if(m1[3]&m1[0]&s1[6]&s1[4]&s1[3]&s1[0])
begin //*9:59'時(shí)秒為0,分加7
m1=m1+7; s1=0;
end
else if(s1[6]&s1[4]&s1[3]&s1[0])
begin //59秒時(shí)秒為0,分加1
m1=m1+1;s1=0;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
else if(s1[3]&s1[0]) s1=s1+7;//*9秒時(shí)秒加7
else s1=s1+1; //秒加1
end
else if(adjust_key1)//調(diào)時(shí)
begin
if(h1[5]&h1[1]&h1[0]) h1=0;
else if(h1[3]&h1[0]) h1=h1+7;
else h1=h1+1;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
else if(m1[6]&m1[4]&m1[3]&m1[0]) m1=0;//調(diào)分
else if(m1[3]&m1[0]) m1=m1+7;
else m1=m1+1;
end
//功能2：跑表,key1作為暫停鍵,key2作為清零鍵
reg[6:0] h2,m2;
//功能2(數(shù)字跑表)時(shí)的時(shí)、分、秒
reg[7:0] s2;
wire clk_2;
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
assign clk_2=clk_100 Hz&&mode==2&&!key1;
//跑表的100 Hz時(shí)鐘，key1此時(shí)為暫停鍵
always@(posedge clk_2)
begin
if(key2||(h2[6]&h2[4]&h2[3]&h2[0]&m2[6]&m2[4]&m2[3]
&m2[0]&s2[7]&s2[4]&s2[3]&s2[0]))
{h2,m2,s2}=0;
//跑表時(shí)key2清零,59:59'99"時(shí)清零
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
else
if(h2[3]&h2[0]&m2[6]&m2[4]&m2[3]&m2[0]&s2[7]&s2[4]
&s2[3]&s2[0])
begin
h2=h2+7;m2=0;s2=0;
end
else
if(m2[6]&m2[4]&m2[3]&m2[0]&s2[7]&s2[4]&s2[3]&s2[0])
begin
h2=h2+1;m2=0;s2=0;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
else if(m2[3]&m2[0]&s2[7]&s2[4]&s2[3]&s2[0])
begin
m2=m2+7; s2=0;
end
else if(s2[7]&s2[4]&s2[3]&s2[0])
begin
m2=m2+1;s2=0;
end
else if(s2[3]&s2[0]) s2=s2+7;
else s2=s2+1;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
//功能4：鬧鐘設(shè)置，key1和key2分別用來調(diào)時(shí)和調(diào)分
reg[5:0] h4; //功能4(鬧鐘設(shè)置)時(shí)的時(shí)和分
reg[6:0] m4;
wire clk_key1,clk_key2;
assign clk_key1=adjust_key1 && mode==4;
//功能4時(shí)key1作為調(diào)時(shí)鍵
assign clk_key2=adjust_key2 && mode==4;
//功能4時(shí)key2作為調(diào)分鍵
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
always@(posedge clk_key1) //最大24小時(shí)
begin
if(h4[5]&h4[1]&h4[0]) h4=0;
else if(h4[3]&h4[0]) h4=h4+7;
else h4=h4+1;
end
always@(posedge clk_key2) //最大60分
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
begin
if(m4[6]&m4[4]&m4[3]&m4[0]) m4=0;
else if(m4[3]&m4[0]) m4=m4+7;
else m4=m4+1;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
//功能5：調(diào)日期，key1和key2分別調(diào)月和調(diào)日
reg[4:0] month;
reg[5:0] day;
wire clk_key3,clk_key4;
assign clk_key3=adjust_key1 && mode==5;
//功能5時(shí)key1作為調(diào)月鍵
assign clk_key4=adjust_key2 && mode==5;
//功能5時(shí)key2作為調(diào)日鍵
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
always@(posedge clk_key3) //最大12個(gè)月
begin
if(month[4]&month[1]) month=1;
else if(month[3]&month[0]) month=month+7;
else month=month+1;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
always@(posedge clk_key4) //每月按30天算
begin
if(day[5]&day[4]) day=1;
else if(day[3]&day[0]) day=day+7;
else day=day+1;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
//顯示模塊：在各功能號(hào)下分別顯示相應(yīng)的值
always@(h1 or m1 or s1 or h2 or m2 or s2 or h4 or m4 or
month or day or mode or key1 or key2)
begin
if(mode[2]|(mode[1]&mode[0])|(mode==1&(key1|key2)))
second=0;
else if(mode==1) second=s1;
else second=s2;
if((mode==1 & !key1 &!key2) | mode==3)
begin
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
hour=h1;minute=m1;
end
else if(mode==2)
begin
hour=h2;minute=m2;
end
else if(mode==4 | ((mode==1) & key1))
begin
hour=h4;minute=m4;
end
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
else
begin
hour=month;minute=day;
end
end
//發(fā)聲單元：整點(diǎn)報(bào)時(shí)和定點(diǎn)鬧時(shí)
wire spk,temp4,temp5;
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
assign
temp4=m1[6]&m1[4]&m1[3]&m1[0]&s1[6]&s1[4]&!s1[0];
//59:50', 52', 54', 56', 58'時(shí)
assign
temp5=({m1,s1}==0)||((h1==h4)&&(m1==m4)&&!s1[0]);
//定時(shí)到時(shí)每隔1秒及整點(diǎn)時(shí)
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assign spk=(temp4&&clk_500 Hz)||(temp5&&clk_1 kHz);
//整點(diǎn)及鬧時(shí)送到揚(yáng)聲器的不同頻率
assign alarm=(temp4||temp5)-spk:0;
//揚(yáng)聲器在整點(diǎn)及鬧鐘時(shí)間發(fā)出聲響
endmodule
本例用Verilog HDL語(yǔ)言編寫，有關(guān)Verilog HDL語(yǔ)
言的使用請(qǐng)參見相關(guān)參考書籍。
第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
7.4.4 仿真結(jié)果
在模式1時(shí), 多功能電子表的仿真波形如圖7-16所示。
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圖7-16 多功能電子表模式1的仿真波形
key2
key1
func_key
clk_1 kHz
clk_1 Hz
alarm
mode
hour
minute
second
10.0 μs 20.0 μs 30.0 μs 40.0 μs 50.0 μs 60.0 μs 70.0 μs 80.0 μs 90.0 μs
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7.4.5 下載驗(yàn)證
鎖定引腳時(shí)clk_1 Hz和clk_1 kHz分別接CLK1和
CLK2，func_key、key1和key2分別接KEY1、KEY2和
KEY3，hour、minute和second分別接時(shí)、分、秒數(shù)碼
管，alarm接揚(yáng)聲器，mode可接3個(gè)LED。綜合適配后
將配置數(shù)據(jù)下載入EDA實(shí)驗(yàn)平臺(tái)(技術(shù)資料詳見附錄)的
FPGA中(有關(guān)CLK1等引腳在FPGA芯片引腳中的序號(hào),
請(qǐng)參見附錄的附圖1), 即實(shí)現(xiàn)了一個(gè)實(shí)用多功能電子
表。操作KEY1、KEY2和KEY3，觀察時(shí)、分、秒數(shù)碼
管的運(yùn)行，可對(duì)該電子表進(jìn)行功能驗(yàn)證。
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