`timescale 1ps / 1ps
						
module GEN_CLK_TEST;		
    reg   CLK_IN, CLR;
    wire  CLK_OUT;     
    parameter  STEP=1;

    always  #STEP  CLK_IN=~CLK_IN;   	
						
    GEN_CLK  GEN_CLK (CLK_IN, CLR, CLK_OUT);		
 	
    initial
      begin
        CLK_IN=0; CLR=1; 
        #(STEP)    CLR=0;  
        #(STEP)    CLR=1;    
        #(STEP*80) $finish;
      end
endmodule