相 關(guān) 資 源

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時模塊的詳細(xì)描述及仿真 　　9.1.6 功能模塊Verilog-HDL描述...

  標(biāo)簽： Verilog-HDL 9.1 功能描述

  上傳時間： 2015-09-16

  上傳用戶：chfanjiang

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計的思路與流程 　　9.免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計的思路與流程 　　9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 　　9.2.5 task的使用...

  標(biāo)簽： Verilog-HDL LCD 9.2 顯示單元

  上傳時間： 2014-06-23

  上傳用戶：xc216

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實(shí)現(xiàn) 　　9.3.3 parameter的使用免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實(shí)現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標(biāo)簽： Verilog-HDL parameter 9.3 硬件電路

  上傳時間： 2013-12-14

  上傳用戶：jeffery

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實(shí)現(xiàn)免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實(shí)現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號發(fā)生模塊的設(shè)計與實(shí)現(xiàn) 　　9...

  標(biāo)簽： Verilog-HDL 9.4 脈沖 頻率

  上傳時間： 2013-12-01

  上傳用戶：frank1234

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實(shí)現(xiàn)免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實(shí)現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標(biāo)簽： Verilog-HDL 周期 9.5 脈沖

  上傳時間： 2015-09-16

  上傳用戶：皇族傳媒

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實(shí)現(xiàn) 　　9.6.3 改進(jìn)型高低電平持續(xù)時間測量模塊的設(shè)計與實(shí)現(xiàn) 　　...

  標(biāo)簽： Verilog-HDL 低電平 9.6 時間測量

  上傳時間： 2013-11-30

  上傳用戶：chenlong

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 　　9.7.2 步進(jìn)電機(jī)驅(qū)動的時序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 　　9.7.2 步進(jìn)電機(jī)驅(qū)動的時序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖 　　9.7.4 計數(shù)模塊的設(shè)計與實(shí)現(xiàn) 　　9.7.5 譯碼模塊的設(shè)計與實(shí)現(xiàn) 　　9.7.6 步進(jìn)電...

  標(biāo)簽： Verilog-HDL 步進(jìn)電機(jī)驅(qū)動 9.7 硬件電路

  上傳時間： 2014-01-23

  上傳用戶：拔絲土豆

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 　　9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 　　9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9.8.3 多個靜止?jié)h字顯示的設(shè)計原理及其硬件實(shí)現(xiàn) 　　9.8.4 單個運(yùn)動漢字顯示的設(shè)計原理...

  標(biāo)簽： Verilog-HDL 漢字顯示 9.8 256

  上傳時間： 2013-12-31

  上傳用戶：l254587896

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示

  標(biāo)簽： Verilog-HDL 9.4 硬件電路 測量

  上傳時間： 2013-12-27

  上傳用戶：wangchong

• 針對Xilinx公司FPGA的硬件電路原理與具體實(shí)現(xiàn)方法免費(fèi)下載

  資源簡介：文章介紹了系統(tǒng)的硬件電路原理與具體實(shí)現(xiàn)方法，其中主要包括載波恢\r\n復(fù)電路，PN 碼捕獲電路和跟蹤電路，并針對Xilinx 公司FPGA 的特點(diǎn)，對各電\r\n路的實(shí)現(xiàn)進(jìn)行優(yōu)化設(shè)計，在不影響系統(tǒng)穩(wěn)定性和精度的前提下，減少硬件資源\r\n消耗，提高硬件利用率。設(shè)計利...

  標(biāo)簽： Xilinx FPGA 硬件 電路原理

  上傳時間： 2013-08-09

  上傳用戶：qiaoyue

• 文章介紹了系統(tǒng)的硬件電路原理與具體實(shí)現(xiàn)方法免費(fèi)下載

  資源簡介：文章介紹了系統(tǒng)的硬件電路原理與具體實(shí)現(xiàn)方法，其中主要包括載波恢 復(fù)電路，PN 碼捕獲電路和跟蹤電路，并針對Xilinx 公司FPGA 的特點(diǎn)，對各電 路的實(shí)現(xiàn)進(jìn)行優(yōu)化設(shè)計，在不影響系統(tǒng)穩(wěn)定性和精度的前提下，減少硬件資源 消耗，提高硬件利用率。設(shè)計利用Veril...

  標(biāo)簽： 硬件 電路原理 實(shí)現(xiàn)方法

  上傳時間： 2013-12-09

  上傳用戶：zq70996813

• 文章使用最新的器件CP2101 橋接器作為核心,加上UART 和RS485 的轉(zhuǎn)換芯片MAX1483 和一些附加電路IC 實(shí)現(xiàn)了USB 和RS485 轉(zhuǎn)換器的硬件電路,介紹了作為USB 和UART免費(fèi)下載

  資源簡介：文章使用最新的器件CP2101 橋接器作為核心,加上UART 和RS485 的轉(zhuǎn)換芯片MAX1483 和一些附加電路IC 實(shí)現(xiàn)了USB 和RS485 轉(zhuǎn)換器的硬件電路,介紹了作為USB 和UART 橋接器的新器件CP2101 的功能和用法,設(shè)計了在微 機(jī)平臺上與轉(zhuǎn)換器進(jìn)行通訊的軟件.

  標(biāo)簽： UART 485 USB 2101

  上傳時間： 2016-05-21

  上傳用戶：banyou

• 基于verilog HDL的自動售貨機(jī)控制電路設(shè)計: 可以對5種不同種類的貨物進(jìn)行自動售貨,價格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角免費(fèi)下載

  資源簡介：基于verilog HDL的自動售貨機(jī)控制電路設(shè)計: 可以對5種不同種類的貨物進(jìn)行自動售貨,價格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角,1角三種硬幣(即有三種輸入信號IY,IWJ,IYJ),并且在一個3位7段LED(二位代表元,一位代表角)顯示以投入...

  標(biāo)簽： verilog 1.00 1.50 1.80

  上傳時間： 2016-07-12

  上傳用戶：lanwei

• 闡述了基于TM S320VC5402DSP 實(shí)現(xiàn)信號發(fā)生器的設(shè)計原理和實(shí)現(xiàn)方法, 詳細(xì)介紹了所設(shè)計的信號發(fā)生器的 硬件電路結(jié)構(gòu)和程序設(shè)計流程圖。免費(fèi)下載

  資源簡介：闡述了基于TM S320VC5402DSP 實(shí)現(xiàn)信號發(fā)生器的設(shè)計原理和實(shí)現(xiàn)方法, 詳細(xì)介紹了所設(shè)計的信號發(fā)生器的 硬件電路結(jié)構(gòu)和程序設(shè)計流程圖。

  標(biāo)簽： S320 5402 320 DSP

  上傳時間： 2014-01-17

  上傳用戶：luopoguixiong

• 基于Verilog HDL的異步FIFO設(shè)計與實(shí)現(xiàn)免費(fèi)下載

  資源簡介：基于Verilog HDL的異步FIFO設(shè)計與實(shí)現(xiàn)

  標(biāo)簽： Verilog FIFO HDL

  上傳時間： 2013-12-19

  上傳用戶：a3318966

• ：章介紹了數(shù)據(jù)采集系統(tǒng)中STC12系列單片機(jī)與PC機(jī)之間的串行通信。設(shè)計了sTc12c2052AD 與 MAX232的硬件電路免費(fèi)下載

  資源簡介：：章介紹了數(shù)據(jù)采集系統(tǒng)中STC12系列單片機(jī)與PC機(jī)之間的串行通信。設(shè)計了sTc12c2052AD 與 MAX232的硬件電路，使用匯編語言編程，設(shè)置了串行1：7的工作方式，相應(yīng)的波特率計算方法及特點(diǎn)，發(fā)送并接 收數(shù)據(jù)。單片機(jī)從EEPROM 中讀取數(shù)據(jù)，通過R．S-232將其傳入P...

  標(biāo)簽： c2052 12 2052 STC

  上傳時間： 2014-01-20

  上傳用戶：yimoney

• 給出了一種以AT89S51單片機(jī)為核心, 并通過控制比較調(diào)整單元基準(zhǔn)電壓的變化來 來實(shí)現(xiàn)高可靠、小紋波和高精度電壓控制的直流數(shù)顯可調(diào)穩(wěn)壓電源的硬件電路組成和軟件設(shè) 計流程。免費(fèi)下載

  資源簡介：給出了一種以AT89S51單片機(jī)為核心, 并通過控制比較調(diào)整單元基準(zhǔn)電壓的變化來 來實(shí)現(xiàn)高可靠、小紋波和高精度電壓控制的直流數(shù)顯可調(diào)穩(wěn)壓電源的硬件電路組成和軟件設(shè) 計流程。

  標(biāo)簽： 89S S51 AT 89

  上傳時間： 2017-04-23

  上傳用戶：戀天使569

• 基于Verilog HDL的16位超前進(jìn)位加法器 分為3個功能子模塊免費(fèi)下載

  資源簡介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個功能子模塊

  標(biāo)簽： Verilog HDL 進(jìn)位 加法器

  上傳時間： 2014-01-07

  上傳用戶：yyyyyyyyyy

• 基于Verilog HDL設(shè)計的多功能數(shù)字鐘免費(fèi)下載

  資源簡介：本文利用Verilog HDL 語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...

  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時間： 2013-11-10

  上傳用戶：hz07104032

• 本原碼是基于Verilog HDL語言編寫的免費(fèi)下載

  資源簡介：本原碼是基于Verilog HDL語言編寫的，實(shí)現(xiàn)了SPI接口設(shè)計，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計.在MAXII編譯成功,用Modelsim SE 6仿真成功.

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時間： 2015-08-04

  上傳用戶：mikesering

• 基于Verilog HDL的SPI代碼免費(fèi)下載

  資源簡介：基于Verilog HDL的SPI代碼，可在FPGA上實(shí)現(xiàn)SPI接口，請大家參考

  標(biāo)簽： Verilog HDL SPI 代碼

  上傳時間： 2017-05-24

  上傳用戶：www240697738

• 基于Verilog HDL語言的FPGA源程序免費(fèi)下載

  資源簡介：本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時性更高。

  標(biāo)簽： Verilog FPGA HDL 語言

  上傳時間： 2013-09-01

  上傳用戶：1417818867

• 基于軟件仿真和硬件電路聯(lián)調(diào)的單片機(jī)課程設(shè)計免費(fèi)下載

  資源簡介：基于軟件仿真和硬件電路聯(lián)調(diào)的單片機(jī)課程設(shè)計

  標(biāo)簽： 軟件仿真 硬件電路 單片機(jī) 聯(lián)調(diào)

  上傳時間： 2013-11-17

  上傳用戶：waitingfy

• 本原碼是基于Verilog HDL語言的FPGA原程序免費(fèi)下載

  資源簡介：本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時性更高。

  標(biāo)簽： Verilog FPGA HDL 語言

  上傳時間： 2015-08-04

  上傳用戶：15071087253

• 單片機(jī)硬件系統(tǒng)設(shè)計原則一個單片機(jī)應(yīng)用系統(tǒng)的硬件電路設(shè)計包含兩部分內(nèi)容：一是系統(tǒng)擴(kuò)展免費(fèi)下載

  資源簡介：單片機(jī)硬件系統(tǒng)設(shè)計原則一個單片機(jī)應(yīng)用系統(tǒng)的硬件電路設(shè)計包含兩部分內(nèi)容：一是系統(tǒng)擴(kuò)展，即單片機(jī)內(nèi)部的功能單元，如ROM、RAM、I/O、定時器/計數(shù)器、中斷系統(tǒng)等不能滿足應(yīng)用系統(tǒng)的要求時，必須在片外進(jìn)行擴(kuò)展，選擇適當(dāng)?shù)男酒O(shè)計相應(yīng)的電路。二是系統(tǒng)的配...

  標(biāo)簽： 單片機(jī) 分 硬件系統(tǒng) 應(yīng)用系統(tǒng)

  上傳時間： 2015-08-31

  上傳用戶：zhouchang199

• 該工程是基于verilog hdl 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼免費(fèi)下載

  資源簡介：該工程是基于verilog hdl 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼，會用QUATUSII的人都應(yīng)該知道如何使用，希望能給你帶來幫助

  標(biāo)簽： verilog HDLC hdl 幀

  上傳時間： 2014-11-22

  上傳用戶：3到15

• 基于Verilog HDL的電梯系統(tǒng)設(shè)計免費(fèi)下載

  資源簡介：基于Verilog HDL的電梯系統(tǒng)設(shè)計

  標(biāo)簽： Verilog HDL 電梯 系統(tǒng)設(shè)計

  上傳時間： 2015-11-22

  上傳用戶：Divine

• 關(guān)于tc35i通信模塊的硬件電路設(shè)計免費(fèi)下載

  資源簡介：關(guān)于tc35i通信模塊的硬件電路設(shè)計，包括外圍電路，電源電路

  標(biāo)簽： 35i tc 35 通信模塊

  上傳時間： 2015-12-06

  上傳用戶：zsjinju

• 一個單片機(jī)應(yīng)用系統(tǒng)的硬件電路設(shè)計包含兩部分內(nèi)容：一是系統(tǒng)擴(kuò)展免費(fèi)下載

  資源簡介：一個單片機(jī)應(yīng)用系統(tǒng)的硬件電路設(shè)計包含兩部分內(nèi)容：一是系統(tǒng)擴(kuò)展，即單片機(jī)內(nèi)部的功能單元，如ROM、RAM、I/O、定時器/計數(shù)器、中斷系統(tǒng)等不能滿足應(yīng)用系統(tǒng)的要求時，必須在片外進(jìn)行擴(kuò)展，選擇適當(dāng)?shù)男酒O(shè)計相應(yīng)的電路。二是系統(tǒng)的配置，即按照系統(tǒng)功能要求...

  標(biāo)簽： 單片機(jī) 分 應(yīng)用系統(tǒng) 硬件電路設(shè)計

  上傳時間： 2016-01-01

  上傳用戶：sardinescn

• 一種基于A／D采樣的低頻信號測量方法：介紹了數(shù)據(jù)采樣的方法．相應(yīng)的硬件電路的設(shè)計．軟件算法。并給出測量結(jié)果分析和減小誤差補(bǔ)償?shù)姆椒赓M(fèi)下載

  資源簡介：一種基于A／D采樣的低頻信號測量方法：介紹了數(shù)據(jù)采樣的方法．相應(yīng)的硬件電路的設(shè)計．軟件算法。并給出測量結(jié)果分析和減小誤差補(bǔ)償?shù)姆椒?/p>

  標(biāo)簽： 采樣 低頻信號 測量方法 數(shù)據(jù)采樣

  上傳時間： 2016-02-22

  上傳用戶：181992417