?? counter.v
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module counter (clkin,clkin1,countout);
input clkin,clkin1;
output [2:0] countout;
reg [2:0] countout;
always@(posedge clkin1 )
if(!clkin)
begin
if(countout<6)
countout<=countout+1;
else
countout<=0;
end
else
countout<=0;
endmodule
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