?? portain.v
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`timescale 1ns /10ps
module portain (pain, reset, clk, portainld, portainreg);
input[7:0] pain;
input reset;
input clk;
input portainld;
output[7:0] portainreg;
wire[7:0] portainreg;
reg[7:0] portainregq;
reg[7:0] portainregd;
assign portainreg = portainregq ;
always @(portainld or pain or portainregq)
begin : portainregproc
if (portainld == 1'b0)
begin
portainregd = pain[7:0] ;
end
else
begin
portainregd = portainregq ;
end
end
always @(posedge reset or posedge clk)
begin : portainregsynchproc
if (reset == 1'b1)
begin
portainregq <= 8'b00000000 ;
end
else
begin
portainregq <= portainregd ;
end
end
endmodule
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