相 關(guān) 資 源

• Verilog語言描述的Intel8255 IP Core免費(fèi)下載

  資源簡介：Verilog語言描述的Intel8255 IP Core，本人已經(jīng)在某項(xiàng)目中經(jīng)過了物理驗(yàn)證的，可直接用于FPGA綜合或ASIC綜合。

  標(biāo)簽： Verilog Intel 8255 Core

  上傳時間： 2013-12-18

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• 流片過的risc_8051源代碼 Verilog語言描述的~免費(fèi)下載

  資源簡介：流片過的risc_8051源代碼 Verilog語言描述的~

  標(biāo)簽： Verilog risc 8051 流片

  上傳時間： 2013-11-30

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• 采用Verilog語言描述的FIFO和雙端口RAM源代碼。免費(fèi)下載

  資源簡介：采用Verilog語言描述的FIFO和雙端口RAM源代碼。

  標(biāo)簽： Verilog FIFO RAM 語言

  上傳時間： 2014-01-19

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• Verilog語言描述的USB 2.0接口和新功能固件。免費(fèi)下載

  資源簡介：Verilog語言描述的USB 2.0接口和新功能固件。

  標(biāo)簽： Verilog USB 2.0 語言

  上傳時間： 2013-12-29

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• 基于quartus II軟件 用Verilog語言描述的74ls191免費(fèi)下載

  資源簡介：基于quartus II軟件 用Verilog語言描述的74ls191

  標(biāo)簽： quartus Verilog 191 74

  上傳時間： 2017-04-29

  上傳用戶：epson850

• 基于quartus II軟件 用Verilog 語言描述的38譯碼器免費(fèi)下載

  資源簡介：基于quartus II軟件 用Verilog 語言描述的38譯碼器

  標(biāo)簽： quartus Verilog 軟件 語言

  上傳時間： 2013-12-01

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• 基于quartus II軟件 用Verilog 語言描述的一個秒表免費(fèi)下載

  資源簡介：基于quartus II軟件 用Verilog 語言描述的一個秒表

  標(biāo)簽： quartus Verilog 軟件 語言

  上傳時間： 2014-01-08

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• 基于quartus II軟件 用Verilog 語言描述的精簡指令CPU免費(fèi)下載

  資源簡介：基于quartus II軟件 用Verilog 語言描述的精簡指令CPU

  標(biāo)簽： quartus Verilog CPU 軟件

  上傳時間： 2017-04-29

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• 完整的用Verilog語言開發(fā)的USB2.0 IP核源代碼免費(fèi)下載

  資源簡介：完整的用Verilog語言開發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件

  標(biāo)簽： Verilog USB 2.0 IP核

  上傳時間： 2015-07-09

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• usb的芯片ip Core. 用HDL描述免費(fèi)下載

  資源簡介：usb的芯片ip Core. 用HDL描述，適合asic/fpga人員參考或使用。USB ip Core for ASIC/FPGA designers.

  標(biāo)簽： Core usb HDL 芯片

  上傳時間： 2016-11-15

  上傳用戶：zhangzhenyu

• SPI串口的內(nèi)核實(shí)現(xiàn)（分別使用Verilog和vhdl語言描述的）免費(fèi)下載

  資源簡介：SPI串口的內(nèi)核實(shí)現(xiàn)（分別使用Verilog和vhdl語言描述的）

  標(biāo)簽： Verilog vhdl SPI 串口

  上傳時間： 2014-01-24

  上傳用戶：sssl

• 完整的用Verilog語言開發(fā)的USB2.0 IP核源代碼,包括文檔免費(fèi)下載

  資源簡介：完整的用Verilog語言開發(fā)的USB2.0 IP核源代碼,包括文檔

  標(biāo)簽： Verilog USB 2.0 IP核

  上傳時間： 2017-05-14

  上傳用戶：leixinzhuo

• 關(guān)于SPI串口的內(nèi)核實(shí)現(xiàn)（分別使用Verilog和vhdl語言描述的）免費(fèi)下載

  資源簡介：關(guān)于SPI串口的內(nèi)核實(shí)現(xiàn)（分別使用Verilog和vhdl語言描述的），適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈

  標(biāo)簽： spi 串口 Verilog

  上傳時間： 2022-05-17

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• 一個關(guān)于聲音處理的Verilog語言編寫的解碼芯片免費(fèi)下載

  資源簡介：一個關(guān)于聲音處理的Verilog語言編寫的解碼芯片，可以用于FPGA處理芯片的IP核，歡迎大家來用。

  標(biāo)簽： Verilog 音處理 語言 編寫

  上傳時間： 2015-06-22

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• 用Verilog語言編寫的FPGA控制PWM的程序免費(fèi)下載

  資源簡介：用Verilog語言編寫的FPGA控制PWM的程序.利用碼盤脈沖進(jìn)行調(diào)速,進(jìn)行過簡單試驗(yàn),可用.沒有經(jīng)過長期驗(yàn)證.做簡單修改即可應(yīng)用!

  標(biāo)簽： Verilog FPGA PWM 語言

  上傳時間： 2013-08-16

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• 這是一個c語言描述的8位led顯示的源代碼免費(fèi)下載

  資源簡介：這是一個c語言描述的8位led顯示的源代碼，實(shí)現(xiàn)數(shù)字的顯示

  標(biāo)簽： led c語言 8位 源代碼

  上傳時間： 2015-04-10

  上傳用戶：as275944189

• 數(shù)據(jù)結(jié)構(gòu)與算法分析(C語言描述)的源代碼 里面的代碼的質(zhì)量非常高免費(fèi)下載

  資源簡介：數(shù)據(jù)結(jié)構(gòu)與算法分析(C語言描述)的源代碼 里面的代碼的質(zhì)量非常高，代碼沒有瑕疵 可以直接引用

  標(biāo)簽： 數(shù)據(jù)結(jié)構(gòu) C語言 代碼 算法分析

  上傳時間： 2015-04-18

  上傳用戶：lx9076

• 經(jīng)典數(shù)據(jù)結(jié)構(gòu)書籍 數(shù)據(jù)結(jié)構(gòu)C＋＋語言描述 的源代碼 很難找的哦免費(fèi)下載

  資源簡介：經(jīng)典數(shù)據(jù)結(jié)構(gòu)書籍 數(shù)據(jù)結(jié)構(gòu)C＋＋語言描述 的源代碼 很難找的哦

  標(biāo)簽： 數(shù)據(jù)結(jié)構(gòu) 書籍 語言 源代碼

  上傳時間： 2015-04-23

  上傳用戶：redmoons

• Altera AHDL語言設(shè)計的PCI總線Core,很難得的PCI設(shè)計資料免費(fèi)下載

  資源簡介：Altera AHDL語言設(shè)計的PCI總線Core,很難得的PCI設(shè)計資料

  標(biāo)簽： PCI Altera AHDL Core

  上傳時間： 2013-12-05

  上傳用戶：1159797854

• 用Verilog語言實(shí)現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價值免費(fèi)下載

  資源簡介：用Verilog語言實(shí)現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價值

  標(biāo)簽： Verilog nnARM ARM7 語言

  上傳時間： 2015-05-10

  上傳用戶：wanghui2438

• 利用VHDL語言描述的一個簡單微處理器,可以通過修改源碼來調(diào)整指令集,可以在Quartus II上直接運(yùn)行和編譯.免費(fèi)下載

  資源簡介：利用VHDL語言描述的一個簡單微處理器,可以通過修改源碼來調(diào)整指令集,可以在Quartus II上直接運(yùn)行和編譯.

  標(biāo)簽： Quartus VHDL 語言 微處理器

  上傳時間： 2015-05-26

  上傳用戶：firstbyte

• Verilog語言寫的SPI接口,全同步設(shè)計,低門數(shù),可以很容易應(yīng)用到嵌入設(shè)計方案中.免費(fèi)下載

  資源簡介：Verilog語言寫的SPI接口,全同步設(shè)計,低門數(shù),可以很容易應(yīng)用到嵌入設(shè)計方案中.

  標(biāo)簽： Verilog SPI 語言 接口

  上傳時間： 2014-11-21

  上傳用戶：1101055045

• 使用Verilog語言編寫的數(shù)字鐘程序.有慢校時,快校時,鬧鐘等功能.免費(fèi)下載

  資源簡介：使用Verilog語言編寫的數(shù)字鐘程序.有慢校時,快校時,鬧鐘等功能.

  標(biāo)簽： Verilog 校時 語言 編寫

  上傳時間： 2014-01-26

  上傳用戶：417313137

• 用Verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺免費(fèi)下載

  資源簡介：用Verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺

  標(biāo)簽： Verilog fpga 語言 編寫

  上傳時間： 2015-06-13

  上傳用戶：wanqunsheng

• 數(shù)據(jù)結(jié)構(gòu)c＋＋語言描述的源代碼免費(fèi)下載

  資源簡介：數(shù)據(jù)結(jié)構(gòu)c＋＋語言描述的源代碼，包含常用數(shù)據(jù)結(jié)構(gòu)的實(shí)現(xiàn)，及各種算法的實(shí)現(xiàn)

  標(biāo)簽： 數(shù)據(jù)結(jié)構(gòu) 語言 源代碼

  上傳時間： 2014-12-07

  上傳用戶：fhzm5658

• 基于VHDL語言描述的一個分頻器免費(fèi)下載

  資源簡介：基于VHDL語言描述的一個分頻器，根據(jù)端口值，可作為四分頻，八分頻等分頻器使用。

  標(biāo)簽： VHDL 語言 分頻器

  上傳時間： 2013-12-31

  上傳用戶：集美慧

• 關(guān)于用java語言描述的數(shù)據(jù)結(jié)構(gòu)免費(fèi)下載

  資源簡介：關(guān)于用java語言描述的數(shù)據(jù)結(jié)構(gòu)，是英文原版的，值得好好學(xué)習(xí)研究。

  標(biāo)簽： java 語言 數(shù)據(jù)結(jié)構(gòu)

  上傳時間： 2015-08-18

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• Verilog語言寫的sdram控制器—命令響應(yīng)模塊代碼免費(fèi)下載

  資源簡介：Verilog語言寫的sdram控制器—命令響應(yīng)模塊代碼，經(jīng)過測試，邏輯正確，可編譯，可綜合

  標(biāo)簽： Verilog sdram 語言 控制器

  上傳時間： 2015-10-10

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• 麻省理工的一個實(shí)驗(yàn)室實(shí)現(xiàn)的MIPS IP Core免費(fèi)下載

  資源簡介：麻省理工的一個實(shí)驗(yàn)室實(shí)現(xiàn)的MIPS IP Core，可以在FPGA上跑通

  標(biāo)簽： MIPS Core IP 麻省理工

  上傳時間： 2014-01-15

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• 用Verilog語言編寫的看門狗模塊modulewdt免費(fèi)下載

  資源簡介：用Verilog語言編寫的看門狗模塊modulewdt

  標(biāo)簽： modulewdt Verilog 語言 編寫

  上傳時間： 2013-12-23

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