`timescale 1ns /10ps
module portbin (pbin, reset, clk, portbinld, portbinreg);

   input[7:0] pbin; 
   input reset; 
   input clk; 
   input portbinld; 
   output[7:0] portbinreg; 
   wire[7:0] portbinreg;

   reg[7:0] portbinregq; 
   reg[7:0] portbinregd; 

   assign portbinreg = portbinregq ;

   always @(portbinld or pbin or portbinregq)
   begin : portbinregproc
      if (portbinld == 1'b0)
      begin
         portbinregd = pbin[7:0] ; 
      end
      else
      begin
         portbinregd = portbinregq ; 
      end 
   end 

   always @(posedge reset or posedge clk)
   begin : portbinregsynchproc
      if (reset == 1'b1)
      begin
         portbinregq <= 8'b00000000 ; 
      end
      else
      begin
         portbinregq <= portbinregd ; 
      end 
   end 
endmodule