`timescale 1ns /10ps
module portbout (reset, clk, din, portboutld, pbout);

   input reset; 
   input clk; 
   input[7:0] din; 
   input portboutld; 
   output[7:0] pbout; 
   wire[7:0] pbout;

   reg[7:0] portboutregd; 
   reg[7:0] portboutregq; 

   assign pbout = portboutregq ;

   always @(portboutld or portboutregq or din)
   begin : portboutregproc
      if (portboutld == 1'b0)
      begin
         portboutregd = din ; 
      end
      else
      begin
         portboutregd = portboutregq ; 
      end 
   end 

   always @(posedge reset or posedge clk)
   begin : portboutregsynchproc
      if (reset == 1'b1)
      begin
         portboutregq <= 8'b00000000 ; 
      end
      else
      begin
         portboutregq <= portboutregd ; 
      end 
   end 
endmodule