?? portaout.v
字號:
`timescale 1ns /10ps
module portaout (reset, clk, din, portaoutld, paout);
input reset;
input clk;
input[7:0] din;
input portaoutld;
output[7:0] paout;
wire[7:0] paout;
reg[7:0] portaoutregd;
reg[7:0] portaoutregq;
assign paout = portaoutregq ;
always @(portaoutld or portaoutregq or din)
begin : portaoutregproc
if (portaoutld == 1'b0)
begin
portaoutregd = din ;
end
else
begin
portaoutregd = portaoutregq ;
end
end
always @(posedge reset or posedge clk)
begin : portaoutregsynchproc
if (reset == 1'b1)
begin
portaoutregq <= 8'b00000000 ;
end
else
begin
portaoutregq <= portaoutregd ;
end
end
endmodule
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