?? yuanlitu.fit.rpt
字號:
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; fenpinadc0809:130|fout1~1 ; 9 ;
; add_qf:116|ee[8]~303 ; 9 ;
; overcur_ctrl:139|process0~190 ; 8 ;
; fankui1:113|LessThan2~167 ; 8 ;
; fenpinpwm20M_10k:75|Equal0~82 ; 7 ;
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; qiankui:114|reg3[3]~90 ; 4 ;
; qiankui:114|reg3[5]~88 ; 4 ;
+------------------------------------------------------------------------------------------+---------+
+-----------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+---------------------+--------+-------+-----------------+---------------------------+----------+
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+---------------------+--------+-------+-----------------+---------------------------+----------+
; ad1674ctrl:142|clkn ; LC1_B7 ; Clock ; no ; yes ; +ve ;
+---------------------+--------+-------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 25 ;
; 1 ; 2 ;
; 2 ; 1 ;
; 3 ; 1 ;
; 4 ; 2 ;
; 5 ; 3 ;
; 6 ; 4 ;
; 7 ; 7 ;
; 8 ; 27 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 38 ;
; 1 ; 4 ;
; 2 ; 3 ;
; 3 ; 4 ;
; 4 ; 7 ;
; 5 ; 8 ;
; 6 ; 5 ;
; 7 ; 3 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 25 ;
; 1 ; 3 ;
; 2 ; 4 ;
; 3 ; 2 ;
; 4 ; 1 ;
; 5 ; 4 ;
; 6 ; 3 ;
; 7 ; 4 ;
; 8 ; 4 ;
; 9 ; 4 ;
; 10 ; 1 ;
; 11 ; 3 ;
; 12 ; 6 ;
; 13 ; 2 ;
; 14 ; 3 ;
; 15 ; 0 ;
; 16 ; 3 ;
+----------------------------+----------------+
+------------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+---------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+---------------------+-----------------------------+------------------------------+
; A ; 17 / 96 ( 18 % ) ; 2 / 48 ( 4 % ) ; 39 / 48 ( 81 % ) ;
; B ; 46 / 96 ( 48 % ) ; 23 / 48 ( 48 % ) ; 38 / 48 ( 79 % ) ;
; C ; 45 / 96 ( 47 % ) ; 41 / 48 ( 85 % ) ; 17 / 48 ( 35 % ) ;
; Total ; 108 / 288 ( 38 % ) ; 66 / 144 ( 46 % ) ; 94 / 144 ( 65 % ) ;
+-------+---------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 1 / 24 ( 4 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 2 / 24 ( 8 % ) ;
; 4 ; 1 / 24 ( 4 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 1 / 24 ( 4 % ) ;
; 7 ; 2 / 24 ( 8 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 3 / 24 ( 13 % ) ;
; 11 ; 1 / 24 ( 4 % ) ;
; 12 ; 4 / 24 ( 17 % ) ;
; 13 ; 3 / 24 ( 13 % ) ;
; 14 ; 4 / 24 ( 17 % ) ;
; 15 ; 1 / 24 ( 4 % ) ;
; 16 ; 1 / 24 ( 4 % ) ;
; 17 ; 2 / 24 ( 8 % ) ;
; 18 ; 4 / 24 ( 17 % ) ;
; 19 ; 3 / 24 ( 13 % ) ;
; 20 ; 1 / 24 ( 4 % ) ;
; 21 ; 4 / 24 ( 17 % ) ;
; 22 ; 1 / 24 ( 4 % ) ;
; 23 ; 2 / 24 ( 8 % ) ;
; 24 ; 5 / 24 ( 21 % ) ;
; Total ; 46 / 576 ( 8 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+---------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------+---------------------+
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