大量VHDL寫(xiě)的數(shù)字系統(tǒng)設(shè)計(jì)有用實(shí)例達(dá)到
資源簡(jiǎn)介：大量VHDL寫(xiě)的數(shù)字系統(tǒng)設(shè)計(jì)有用實(shí)例達(dá)到
上傳時(shí)間： 2016-08-04
上傳用戶：zhaiyanzhong
資源簡(jiǎn)介：用VHDL寫(xiě)的數(shù)字鎖相環(huán)程序 pll.vhd為源文件 pllTB.vhd為testbench
上傳時(shí)間： 2014-01-20
上傳用戶：zwei41
資源簡(jiǎn)介：Lattice公司的數(shù)字系統(tǒng)設(shè)計(jì)軟件ispEXPERT的使用文檔。
上傳時(shí)間： 2015-11-25
上傳用戶：zhyiroy
資源簡(jiǎn)介：用VHDL進(jìn)行的dds系統(tǒng)設(shè)計(jì)，包括鍵盤(pán)輸入和ＬＣＤ顯示，編譯通過(guò)了
上傳時(shí)間： 2014-01-22
上傳用戶：戀天使569
資源簡(jiǎn)介：VHDL寫(xiě)的數(shù)字鐘，功能很全
上傳時(shí)間： 2014-01-14
上傳用戶：yimoney
資源簡(jiǎn)介：王金明編著的數(shù)字系統(tǒng)設(shè)計(jì)關(guān)于另外一種通用硬件描述語(yǔ)言書(shū)上的所有例子
上傳時(shí)間： 2017-05-10
上傳用戶：asasasas
資源簡(jiǎn)介：該文檔為基于VHDL語(yǔ)言的數(shù)字時(shí)鐘設(shè)計(jì)說(shuō)明書(shū)簡(jiǎn)介資料，講解的還不錯(cuò)，感興趣的可以下載看看…………………………
上傳時(shí)間： 2021-10-20
上傳用戶：
資源簡(jiǎn)介：芯航線FPGA數(shù)字系統(tǒng)設(shè)計(jì)教程+實(shí)例解析V1.3芯航線 FPGAFPGAFPGAFPGA學(xué)習(xí)套件 學(xué)習(xí)套件 學(xué)習(xí)套件 主板 資源 介紹經(jīng)過(guò)深入 高校 和網(wǎng)絡(luò)論壇，對(duì)眾多 網(wǎng)絡(luò)論壇，對(duì)眾多 學(xué)習(xí) 或從事 FPGA FPGA 開(kāi)發(fā)的人員進(jìn)行調(diào)研， 發(fā) 現(xiàn)他們 在學(xué)習(xí) 和使用 FPGA FPGA 之間 ，通...
上傳時(shí)間： 2022-05-01
上傳用戶：
資源簡(jiǎn)介：基于ARM微處理器與uc-osii實(shí)時(shí)操作系統(tǒng)的嵌入式系統(tǒng)設(shè)計(jì)與實(shí)例開(kāi)發(fā)教程
上傳時(shí)間： 2013-12-18
上傳用戶：qwe1234
資源簡(jiǎn)介：VHDL語(yǔ)言100例詳解。詳細(xì)講解了用VHDL語(yǔ)言進(jìn)行數(shù)字電路和數(shù)字系統(tǒng)設(shè)計(jì)的知識(shí)。用100個(gè)實(shí)例，不僅進(jìn)行基礎(chǔ)的門(mén)電路設(shè)計(jì)，而且還有較為復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)。這些實(shí)例可以直接被調(diào)用。
上傳時(shí)間： 2014-01-07
上傳用戶：lhw888
資源簡(jiǎn)介：本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練，熟悉軟硬件的相關(guān)知識(shí)，而不是為了講解 Verilog HDL語(yǔ)言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語(yǔ)法知識(shí)和編程思想，我也寫(xiě)過(guò)一個(gè)關(guān)于Verilog HDL學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpg...
上傳時(shí)間： 2022-07-18
上傳用戶：
資源簡(jiǎn)介：夏宇聞教授的數(shù)字系統(tǒng)設(shè)計(jì)教程Verilog HDL
上傳時(shí)間： 2013-07-20
上傳用戶：FFAN
資源簡(jiǎn)介：這是VHDL數(shù)字系統(tǒng)設(shè)計(jì)的試驗(yàn)指導(dǎo)書(shū)，里面有許多好的例子。
上傳時(shí)間： 2015-06-09
上傳用戶：wab1981
資源簡(jiǎn)介：數(shù)字均衡器是通訊信道抗碼間干擾的重要環(huán)節(jié),這是一個(gè)用VHDL寫(xiě)的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個(gè)模塊FILTER,ERR_DECISION,ADJUST 希望對(duì)大家有用.
上傳時(shí)間： 2015-06-09
上傳用戶：cazjing
資源簡(jiǎn)介：東南大學(xué)電工電子實(shí)驗(yàn)中心徐瑩雋老師的VHDL數(shù)字系統(tǒng)設(shè)計(jì)，對(duì)于VHDL的初學(xué)者非常適合。
上傳時(shí)間： 2016-02-03
上傳用戶：wmwai1314
資源簡(jiǎn)介：包含北航夏宇聞寫(xiě)《verilog數(shù)字系統(tǒng)設(shè)計(jì)》中的所有代碼
上傳時(shí)間： 2013-12-25
上傳用戶：CHENKAI
資源簡(jiǎn)介：電子鎖的VHDL實(shí)現(xiàn) （pld數(shù)字系統(tǒng)設(shè)計(jì)上）
上傳時(shí)間： 2016-03-21
上傳用戶：海陸空653
資源簡(jiǎn)介：東南大學(xué)學(xué)生數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)：用VHDL語(yǔ)言編寫(xiě)Printer與CPU互連的接口程序
上傳時(shí)間： 2013-12-22
上傳用戶：3到15
資源簡(jiǎn)介： 本資料是關(guān)于基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例（VHDL源代碼文件），需要的可以自己下載。
上傳時(shí)間： 2013-10-13
上傳用戶：caiiicc
資源簡(jiǎn)介： 本資料是關(guān)于基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例（VHDL源代碼文件），需要的可以自己下載。
上傳時(shí)間： 2013-11-12
上傳用戶：VRMMO
資源簡(jiǎn)介：數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例.pdf,VHDL語(yǔ)言實(shí)現(xiàn)，7.1 半整數(shù)分頻器的設(shè)計(jì)7.2 音樂(lè)發(fā)生器7.3 2FSK/2PSK信號(hào)產(chǎn)生器7.4 實(shí)用多功能電子表7.5 交通燈控制器 7.6 數(shù)字頻率計(jì).值得一看。
上傳時(shí)間： 2015-08-31
上傳用戶：lhw888
資源簡(jiǎn)介：數(shù)字系統(tǒng)設(shè)計(jì)這是有關(guān)的相關(guān)源代碼，有簡(jiǎn)易CPU 除法器、計(jì)數(shù)器等 ...[fpdiv_VHDL.rar] - 四位除法器的VHDL源程序 [VHDL范例.rar] - 最高優(yōu)先級(jí)編碼器8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發(fā)器：74245 （注2） 地址譯碼（for ...
上傳時(shí)間： 2014-01-07
上傳用戶：924484786
資源簡(jiǎn)介：介紹了現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的基礎(chǔ)知識(shí)，EDA技術(shù)的發(fā)展趨勢(shì)以及未來(lái)，描述了如何用VHDL語(yǔ)言編寫(xiě)硬件程序。
上傳時(shí)間： 2016-07-30
上傳用戶：aysyzxzm
資源簡(jiǎn)介：數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)教程 本書(shū)將數(shù)字系統(tǒng)作為一個(gè)整體的系統(tǒng)，并按層次結(jié)構(gòu)對(duì)數(shù)字系統(tǒng)進(jìn)行劃分和論述。論題涉及了數(shù)字系統(tǒng)技術(shù)的各個(gè)方面，如：數(shù)制、編碼、布爾代數(shù)、邏輯門(mén)、組合邏輯設(shè)計(jì)、時(shí)序電路、VHDL基本概念、VLSI設(shè)計(jì)基本概念、CMOS邏輯電路和硅芯片、...
上傳時(shí)間： 2013-12-26
上傳用戶：agent
資源簡(jiǎn)介：《數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL》 闡述數(shù)字系統(tǒng)設(shè)計(jì)方法，重點(diǎn)對(duì)用VHDL設(shè)計(jì)開(kāi)發(fā)常用的數(shù)字電路和數(shù)字系統(tǒng)進(jìn)行具體闡述，配合大量設(shè)計(jì)實(shí)例。
上傳時(shí)間： 2013-12-28
上傳用戶：zhaoq123
資源簡(jiǎn)介：《現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)》侯伯亨 徐君國(guó) 劉高平 西安電子科技大學(xué)出版社 2004 了解用自動(dòng)設(shè)計(jì)工具設(shè)計(jì)電子線路的基本方法和設(shè)計(jì)自動(dòng)化工具的基本理論和技術(shù)。 掌握硬件描述語(yǔ)言VHDL，能利用EDA工具設(shè)計(jì)數(shù)字系統(tǒng)。
上傳時(shí)間： 2013-04-24
上傳用戶：bruce5996
資源簡(jiǎn)介：D類數(shù)字輸入放大器的簡(jiǎn)化系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-11-04
上傳用戶：immanuel2006
資源簡(jiǎn)介：用C寫(xiě)的一個(gè)小教務(wù)管理系統(tǒng)為別人寫(xiě)的一個(gè)課程設(shè)計(jì)
上傳時(shí)間： 2013-12-25
上傳用戶：541657925
資源簡(jiǎn)介：這是一個(gè)VHDL寫(xiě)的數(shù)學(xué)運(yùn)算的硬件設(shè)計(jì)庫(kù)，還算比較完整
上傳時(shí)間： 2015-05-04
上傳用戶：xjz632
資源簡(jiǎn)介：verilog數(shù)字系統(tǒng)設(shè)計(jì)教程 所有例題的源程
上傳時(shí)間： 2015-06-19
上傳用戶：luopoguixiong
