LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SECOND IS
PORT(CLK,RESET:IN STD_LOGIC;----時鐘/清零信號
     SECOND0,SECOND1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);----秒高位/低位
     COUT:OUT STD_LOGIC);-------輸出/進位信號
END SECOND;
ARCHITECTURE SEC OF SECOND IS
BEGIN
PROCESS(CLK,RESET)
VARIABLE CNT1,CNT0:STD_LOGIC_VECTOR(3 DOWNTO 0);---計數
BEGIN
IF RESET='1' THEN----當CKR為1時，高低位均為0
CNT1:="0000";
CNT0:="0000";
ELSIF CLK'EVENT AND CLK='1' THEN
IF CNT1="0101" AND CNT0="1000" THEN----當記數為58（實際是經過59個記時脈沖）
COUT<='1';----進位
CNT0:="1001";----低位為9
ELSIF CNT0<"1001" THEN----小于9時
CNT0:=CNT0+1;----計數
ELSE
CNT0:="0000";
IF CNT1<"0101" THEN----高位小于5時
CNT1:=CNT1+1;
ELSE
CNT1:="0000";
COUT<='0';
END IF;
END IF;
END IF;
SECOND1<=CNT1;
SECOND0<=CNT0;
END PROCESS;
END SEC;