// Company           :   tud                      
// Author            :   eisenrei            
// E-Mail            :   <email>                    
//                    			
// Filename          :   ram128x8.v                
// Project Name      :   prz    
// Subproject Name   :   tutorial    
// Description       :   <short description>            
//
// Create Date       :   Fri Sep 21 14:16:45 2007 
// Last Change       :   $Date$
// by                :   $Author$                  			
//------------------------------------------------------------
module ram128x8 (
	input  CK,
	input  CEN,
	input  WEN,
	input  OEN,
	input  [6:0] ADR,
	input  [7:0] DI,
	output [7:0] DOUT
);

wire [6:0] adr_int;
wire [7:0] di_int;
wire       cen_int;
wire       wen_int;
wire       oen_int;

assign #1 adr_int = ADR;
assign #1 di_int  = DI;
assign #1 cen_int = CEN;
assign #1 wen_int = WEN;
assign #1 oen_int = OEN;

SU180_128X8X1BM1 SU180_128X8X1BM1_i (
		.A0(adr_int[0]),
		.A1(adr_int[1]),
		.A2(adr_int[2]),
		.A3(adr_int[3]),
		.A4(adr_int[4]),
		.A5(adr_int[5]),
		.A6(adr_int[6]),
		.DO0(DOUT[0]),
		.DO1(DOUT[1]),
		.DO2(DOUT[2]),
		.DO3(DOUT[3]),
		.DO4(DOUT[4]),
		.DO5(DOUT[5]),
		.DO6(DOUT[6]),
        .DO7(DOUT[7]),
		.DI0(di_int[0]),
		.DI1(di_int[1]),
		.DI2(di_int[2]),
		.DI3(di_int[3]),
		.DI4(di_int[4]),
		.DI5(di_int[5]),
		.DI6(di_int[6]),
		.DI7(di_int[7]),
		.WEB(wen_int),
		.CK(CK),
		.CS(!cen_int),
		.OE(!oen_int)
		);
		
endmodule