ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
標簽：
FPGA
可重構
通訊
糾錯
上傳時間：
2013-07-01
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實驗描述：分布式數據庫的算法partition的具體實現。即通過該算法找到關系數據庫最優分裂點，使得結果最優。
算法思想：
1、 首先根據所輸入的attribute usage matrix得到AQ（ ）
2、 對CA矩陣中劃分點預先設在n-1處，并將屬性列分成兩個集合，TA和BA，TA中的元為：{ A1 、A2 …… An-1 },BA中的元素為：{ An}
3、 確定集合TQ、BQ和OQ，其中TQ={ qj| AQ(qi) TA},BQ= TQ={ qj| AQ(qi) BA}, OQ=Q-{TQ BQ}。
4、 計算出CTQ、CBQ、COQ這些值，其中CTQ= ，CBQ= ，COQ=
5、 通過劃分點的第次移動分別計算出z=CTQ*CBQ-COQ2
6、 對取到的z的最大值處標記，為分割點
7、 對CA進行調整，重復計算得到最終z的最大值點，對CA矩陣進行劃分
8、 對上述算法進行修改，將得到的最大z值的分割點和次大的分割點都記錄下來，得到兩個分割，則將原有的屬性集劃分成三部分。
該算法的目的是找到獨立存取的屬性集合或者分別的應用集。比如說，如果可以找到兩個屬性A1,A2,他們只是被q1讀取，而A3,A4被q2,q3讀取，這樣在分裂的時候可以確定。算法就是找到這些組。另外為了簡單化起見，我命令refj(qi)全部等于1.
標簽：
partition
算法
實驗
分布式數據庫
上傳時間：
2015-06-04
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