研制發(fā)射微小衛(wèi)星，是我國利用空間技術(shù)服務(wù)經(jīng)濟建設(shè)、造福人類的重要途徑。現(xiàn)代微小衛(wèi)星在短短20年里能取得長足的發(fā)展，主要取決于微小衛(wèi)星自身的一系列特點：重量輕，體積小，成本低，性能高，安全可靠，發(fā)射方便、快捷靈活等。在衛(wèi)星通信系統(tǒng)中，由于傳輸信道的多徑和各種噪聲的影響，信號在接收端會引起差錯，通過信道編碼環(huán)節(jié)，可對這些不可避免的差錯進行檢測和糾正。 在微小衛(wèi)星通信鏈路中，信道編碼器的任務(wù)是差錯控制。本文采用符合空間數(shù)據(jù)系統(tǒng)咨詢委員會CCSDS標(biāo)準(zhǔn)的鏈接碼進行信道編碼，即內(nèi)碼為（2，1，6）的卷積碼，外碼為（255，223）的RS碼，中間進行交織操作。其中，里德-索羅蒙碼(簡稱RS碼)是一種重要的非二進制BCH碼，是分組碼中糾錯能力最強的糾錯碼，一次可以糾正多個突發(fā)錯誤，廣泛地用于空間通信中。 本文針對南京航空航天大學(xué)自行研制的微小衛(wèi)星通信分系統(tǒng)的技術(shù)要求，在用SystemView和C語言仿真的基礎(chǔ)上，用硬件描述語言Verilog設(shè)計了RS（255，223）編碼器和譯碼器，使用Modelsim軟件進行了功能仿真，并通過Xilinx公司的軟件ISE對設(shè)計進行綜合、布局布線，最后生成可下載的比特流文件下載到Xilinx公司的型號為XC3S2000的FPGA芯片中，完成了電路的設(shè)計并實現(xiàn)了編碼譯碼的功能，表明本文設(shè)計的信道編解碼器的正確性和實用性，滿足了微小衛(wèi)星通信分系統(tǒng)的技術(shù)要求。
上傳時間： 2013-08-01
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯能力，如使用差錯控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯性能成為通信界的一個里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現(xiàn)場可編程門陣列(FPGA)平臺上實現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現(xiàn)的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設(shè)計了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測試結(jié)果表明，本文所實現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計與實現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設(shè)計。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時間： 2013-04-24
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隨著多媒體編碼技術(shù)的發(fā)展，視頻壓縮標(biāo)準(zhǔn)在很多領(lǐng)域都得到了成功應(yīng)用，如視頻會議(H.263)、DVD(MPEG-2)、機頂盒(MPEG-2)等等，而網(wǎng)絡(luò)帶寬的不斷提升和高效視頻壓縮技術(shù)的發(fā)展使人們逐漸把關(guān)注的焦點轉(zhuǎn)移到了寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)上來。帶寬的增加為流式媒體的發(fā)展鋪平了道路，而高效的視頻壓縮標(biāo)準(zhǔn)的出臺則是流媒體技術(shù)發(fā)展的關(guān)鍵。H.264/AVC是由國際電信聯(lián)合會和國際標(biāo)準(zhǔn)化組織共同發(fā)展的下一代視頻壓縮標(biāo)準(zhǔn)之一。新標(biāo)準(zhǔn)中采用了新的視頻壓縮技術(shù)，如多模式幀間預(yù)測、1/4像素精度預(yù)測、整數(shù)DCT變換、變塊尺寸運動補償、基于上下文的二元算術(shù)編碼(CABAC)、基于上下文的變長編碼(CAVLC)等等，這些技術(shù)的采用大大提高了視頻壓縮的效率，更有利于寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)的實現(xiàn)。 本文主要根據(jù)視頻會議應(yīng)用的需要對JM8.6代碼進行優(yōu)化，目標(biāo)是實現(xiàn)基于Baseline的低復(fù)雜度的CIF編碼器，并對部分功能模塊進行電路設(shè)計。在設(shè)計方法上采用自頂向下的設(shè)計方法，首先對H.264編碼器的C代碼和算法進行優(yōu)化，并對優(yōu)化后的結(jié)果進行測試比較，結(jié)果顯示在圖像質(zhì)量沒有明顯降低的情況下，H.264編碼器編碼CIF格式視頻每秒達到15幀以上，滿足了視頻會議應(yīng)用的實時性要求。然后，以C模型為參考對H.264編碼器的部分功能模塊電路進行設(shè)計。采用Verilog HDL實現(xiàn)了這些模塊，并在Quartus Ⅱ中進行了綜合、仿真、驗證。主要完成了Zig-zag掃描和CAVLC模塊的設(shè)計，詳細說明模塊的工作原理和過程，然后進行多組的仿真測試，結(jié)果與C模型相應(yīng)部分的結(jié)果一致，證明了設(shè)計的正確性。
上傳時間： 2013-06-11
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在數(shù)字電視系統(tǒng)中，MPEG-2編碼復(fù)用器是系統(tǒng)傳輸?shù)暮诵沫h(huán)節(jié)，所有的節(jié)目、數(shù)據(jù)以及各種增值服務(wù)都是通過復(fù)用打包成傳輸流傳輸出去。目前，只有少數(shù)公司掌握復(fù)用器的核心算法技術(shù)，能夠采用MPEG-2可變碼率統(tǒng)計復(fù)用方法提高帶寬利用率，保證高質(zhì)量圖像傳輸。由于目前正處廣播電視全面向數(shù)字化過渡期間，市場潛力巨大，因此對復(fù)用器的研究開發(fā)非常重要。本文針對復(fù)用器及其接口技術(shù)進行研究并設(shè)計出成形產(chǎn)品。 文中首先對MPEG-2標(biāo)準(zhǔn)及NIOS Ⅱ軟核進行分析。重點研究了復(fù)用器中的部分關(guān)鍵技術(shù)：PSI信息提取及重構(gòu)算法、PID映射方法、PCR校正及CRC校驗算法，給出了實現(xiàn)方法，并通過了硬件驗證。然后對復(fù)用器中主要用到的AsI接口和DS3接口進行了分析與研究，給出了設(shè)計方法，并通過了硬件驗證。 本文的主要工作如下： ●首先對復(fù)用器整體功能進行詳細分析，并劃分軟硬件各自需要完成的功能。給出復(fù)用器的整體方案以及ASI接口和DS3接口設(shè)計方案。 ●在FPGA上采用c語言實現(xiàn)了PSI信息提取與重構(gòu)算法。 ●給出了實現(xiàn)快速的PID映射方法，并根據(jù)FPGA特點給出一種新的PID映射方法，減少了邏輯資源的使用，提高了穩(wěn)定性。 ●采用Verilog設(shè)計了SI信息提取與重構(gòu)的硬件平臺，并用c語言實現(xiàn)了SDT表的提取與重構(gòu)算法，在FPGA中成功實現(xiàn)了動態(tài)分配內(nèi)存空間。 ●在FPGA上實現(xiàn)了．ASI接口，主要分析了位同步的實現(xiàn)過程，實現(xiàn)了一種新的快速實現(xiàn)字節(jié)同步的設(shè)計。 ●在FPGA上實現(xiàn)了DS3接口，提出并實現(xiàn)了一種兼容式DS3接口設(shè)計。并對幀同步設(shè)計進行改進。 ●完成部分PCB版圖設(shè)計，并進行調(diào)試監(jiān)測。 本復(fù)用器設(shè)計最大特點是將軟件設(shè)計和硬件設(shè)計進行合理劃分，硬件平臺及接口采用Verilog語言實現(xiàn)，PSI信息算法主要采用c語言實現(xiàn)。這種軟硬件的劃分使系統(tǒng)設(shè)計更加靈活，且軟件設(shè)計與硬件設(shè)計可同時進行，極大的提高了工作效率。 整個項目設(shè)計采用verilog和c兩種語言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE兩種設(shè)計平臺下設(shè)計實現(xiàn)。根據(jù)此方案已經(jīng)開發(fā)出兩臺帶有ASI和DS3接口的數(shù)字電視TS流復(fù)用器，經(jīng)測試達到了預(yù)期的性能和技術(shù)指標(biāo)。
上傳時間： 2013-06-10
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當(dāng)今電子系統(tǒng)的設(shè)計是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設(shè)計，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設(shè)計是以知識產(chǎn)權(quán)核(IPCore)為基礎(chǔ)，以硬件描述語言為主要設(shè)計手段，借助以計算機為平臺的EDA工具進行的。 本文在介紹了FPGA與SOPC相關(guān)技術(shù)的基礎(chǔ)上，給出了SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的方案。在分析設(shè)計軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發(fā)軟件進行SOPC(System On a Programmable Chip)設(shè)計流程后，依據(jù)調(diào)制解調(diào)算法提出了一種基于DSP Builder調(diào)制解調(diào)器的SOPC實現(xiàn)方案，模塊化的設(shè)計方法大大縮短了調(diào)制解調(diào)器的開發(fā)周期。 在SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的過程中，用MATLAB/Simulink的圖形方式調(diào)用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進行系統(tǒng)建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統(tǒng)的煩瑣過程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIRIP Core，進一步提高了開發(fā)效率。 在進行編譯、仿真調(diào)試成功后，經(jīng)過QuartusⅡ?qū)⒕幾g生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調(diào)制解調(diào)器的SOPC系統(tǒng)實現(xiàn)方案。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時間： 2013-05-28
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介紹了出租車計費器系統(tǒng)的組成及工作原理，簡述了在EDA平臺上用單片CPLD器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計思想和實現(xiàn)過程。論述了車型調(diào)整模塊、計程模塊、計費模塊、譯碼動態(tài)掃描模塊等的設(shè)計方法與技巧。
上傳時間： 2013-04-24
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回波抵消器在免提電話、無線產(chǎn)品、IP電話、ATM語音服務(wù)和電話會議等系統(tǒng)中，都有著重要的應(yīng)用。在不同應(yīng)用場合對回波抵消器的要求并不完全相同，本文主要研究應(yīng)用于電話系統(tǒng)中的電回波抵消器。電回波是由于語音信號在電話網(wǎng)中傳輸時由于阻抗不匹配而產(chǎn)生的。 傳統(tǒng)回波抵消器主要是基于通用DSP處理器實現(xiàn)的，這種回波抵消器在系統(tǒng)實時性要求不高的場合能很好的滿足回波抵消的性能要求，但是在實時性要求較高的場合，其處理速度等性能方面已經(jīng)不能滿足系統(tǒng)高速、實時的需要。現(xiàn)代大容量、高速度的FPGA的出現(xiàn)，克服了上訴方案的諸多不足。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，且其靈活的可配置特性使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試和硬件升級。 本文研究目標(biāo)是如何在FPGA芯片上實現(xiàn)回波抵消器，完成的主要工作有： (1)深入研究了回波抵消器各模塊算法，包括自適應(yīng)濾波算法、遠端檢測算法、雙講檢測算法、NLP算法、舒適噪聲產(chǎn)生算法，并實現(xiàn)了這些算法的C程序。 (2)深入研究了回波抵消器基于FPGA的設(shè)計流程與實現(xiàn)方法，并利用硬件描述語言Verilog HDL實現(xiàn)了各部分算法。 (3)在OuartusⅡ和ModelSim仿真環(huán)境下對該系統(tǒng)進行模塊級和系統(tǒng)級的功能仿真、時序仿真和驗證。并在FPGA硬件平臺上實現(xiàn)了該系統(tǒng)。 (4)根據(jù)ITU-T G．168的標(biāo)準(zhǔn)和建議，對設(shè)計進行了大量的主、客測試，各項測試結(jié)果均達到或優(yōu)于G．168的要求。
上傳時間： 2013-06-23
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視頻監(jiān)控一直是人們關(guān)注的應(yīng)用技術(shù)熱點之一，它以其直觀、方便、信息內(nèi)容豐富而被廣泛用于在電視臺、銀行、商場等場合。在視頻圖像監(jiān)控系統(tǒng)中，經(jīng)常需要對多路視頻信號進行實時監(jiān)控，如果每一路視頻信號都占用一個監(jiān)視器屏幕，則會大大增加系統(tǒng)成本。視頻圖像畫面分割器主要功能是完成多路視頻信號合成一路在監(jiān)視器顯示，是視頻監(jiān)控系統(tǒng)的核心部分。 傳統(tǒng)的基于分立數(shù)字邏輯電路甚至DSP芯片設(shè)計的畫面分割器的體積較大且成本較高。為此，本文介紹了一種基于FPGA技術(shù)的視頻圖像畫面分割器的設(shè)計與實現(xiàn)。 本文對視頻圖像畫面分割技術(shù)進行了分析，完成了基于ITU-RBT.656視頻數(shù)據(jù)格式的畫面分割方法設(shè)計；系統(tǒng)采用Xilinx公司的FPGA作為核心控制器，設(shè)計了視頻圖像畫面分割器的硬件電路，該電路在FPGA中，將數(shù)字電路集成在一起，電路結(jié)構(gòu)簡潔，具有較好的穩(wěn)定性和靈活性；在硬件電路平臺基礎(chǔ)上，以四路視頻圖像分割為例，完成了I2C總線接口模塊，異步FIFO模塊，有效視頻圖像數(shù)據(jù)提取模塊，圖像存儲控制模塊和圖像合成模塊的設(shè)計，首先，由攝像頭采集四路模擬視頻信號，經(jīng)視頻解碼芯片轉(zhuǎn)換為數(shù)字視頻圖像信號后送入異步FIFO緩沖。然后，根據(jù)畫面分割需要進行視頻圖像數(shù)據(jù)抽取，并將抽取的視頻圖像數(shù)據(jù)按照一定的規(guī)則存儲到圖像存儲器。最后，按照數(shù)字視頻圖像的數(shù)據(jù)格式，將四路視頻圖像合成一路編碼輸出，實現(xiàn)了四路視頻圖像分割的功能。從而驗證了電路設(shè)計和分割方法的正確性。 本文通過由FPGA實現(xiàn)多路視頻圖像的采集、存儲和合成等邏輯控制功能，I2C總線對兩片視頻解碼器進行動態(tài)配置等方法，實現(xiàn)四路視頻圖像的輪流采集、存儲和圖像的合成，提高了系統(tǒng)集成度，并可根據(jù)系統(tǒng)需要修改設(shè)計和進一步擴展功能，同時提高了系統(tǒng)的靈活性。
上傳時間： 2013-04-24
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擴頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優(yōu)點。在近年來得到了迅速的發(fā)展。本論文主要討論和實現(xiàn)了基于FPGA的直接序列擴頻信號的解擴解調(diào)處理。論文對該直擴通信系統(tǒng)和FPGA設(shè)計方法進行了相關(guān)研究，最后用Altera公司的最新的FPGA開發(fā)平臺Quarus Ⅱ5.0實現(xiàn)了相關(guān)設(shè)計。 整個系統(tǒng)分為兩個部分，發(fā)送部分和接收部分。發(fā)送部分主要有串并轉(zhuǎn)換、差分卷積編碼、PN碼擴頻、QPSK調(diào)制、成型濾波等模塊。接收部分主要有前端抗干擾、數(shù)字下變頻、解擴解調(diào)等模塊。 論文首先介紹了擴頻通信系統(tǒng)的特點以及相關(guān)技術(shù)的國內(nèi)外發(fā)展現(xiàn)狀，并介紹了本論文的研究思路和內(nèi)容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結(jié)合實際需要，設(shè)計了一種零中頻DSSS解調(diào)解擴方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數(shù)字外差調(diào)制的自適應(yīng)陷波器來進行前端窄帶干擾抑制處理，用基于自適應(yīng)門限技術(shù)的滑動相關(guān)捕獲和分時復(fù)用單相關(guān)器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環(huán)來減少載波提取的算法復(fù)雜度，用改進型CORDIC算法實現(xiàn)NCO來方便的進行擴展。 接著，論文給出了系統(tǒng)總體設(shè)計和發(fā)送及接受子系統(tǒng)的各個功能模塊的實現(xiàn)分析以及在Quartus Ⅱ5.0上的實現(xiàn)細節(jié)，給出了仿真結(jié)果。 然后論文介紹了整個系統(tǒng)的硬件電路設(shè)計和它在真實系統(tǒng)中連機調(diào)試所得到的測試結(jié)果，結(jié)果表明該系統(tǒng)具有性能穩(wěn)定，靈活性好，生產(chǎn)調(diào)試容易，體積小，便于升級等特點并且達到課題各項指標(biāo)的要求。 最后是對論文工作的一些總結(jié)和對今后工作的展望。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時間： 2013-07-04
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本文從工程設(shè)計和應(yīng)用出發(fā),根據(jù)某機載設(shè)備直接序列擴頻(DS-SS)接收機聲表面波可編程抽頭延遲線(SAW.P.TDL)中頻相關(guān)解擴電路的指標(biāo)要求,提出了基于FPGA器件的中頻數(shù)字相關(guān)解擴器的替代設(shè)計方案,通過理論分析、軟件仿真、數(shù)學(xué)計算、電路設(shè)計等方法和手段,研制出了滿足使用環(huán)境要求的工程化的中頻數(shù)字相關(guān)器,經(jīng)過主要性能參數(shù)的測試和環(huán)境溫度驗證試驗,并在整機上進行了試驗和試用,結(jié)果表明電路性能指標(biāo)達到了設(shè)計要求。對工程應(yīng)用中的部分問題進行了初步研究和分析,其中較詳細地分析了SAW卷積器、SAW.P.TDL以及中頻數(shù)字相關(guān)器在BPSK直擴信號相關(guān)解擴時的頻率響應(yīng)特性。 論文的主要工作在于： (1)根據(jù)某機載設(shè)備擴頻接收機基于SAW.P.TDL的中頻解擴電路要求,進行理論分析、電路設(shè)計、軟件編程,研制基于FPGA器件的中頻數(shù)字相關(guān)器,要求可在擴頻接收機中原位替代原SAW相關(guān)解擴電路； (2)對中頻數(shù)字相關(guān)器的主要性能參數(shù)進行測試,進行了必要的高低溫等環(huán)境試驗,確定電路是否達到設(shè)計指標(biāo)和是否滿足高低溫等環(huán)境條件要求； (3)將基于FPGA的中頻數(shù)字相關(guān)器裝入擴頻接收機,與原SAW.P.TDL中頻解擴電路置換,確定與接收機的電磁兼容性、與中放電路的匹配和適應(yīng)性,測試整個擴頻接收機的靈敏度、動態(tài)范圍、解碼概率等指標(biāo)是否滿足接收機模塊技術(shù)規(guī)范要求； (4)將改進后的擴頻接收機裝入某機載設(shè)備,測試與接收機相關(guān)的性能參數(shù),整機進行高低溫等主要環(huán)境試驗,確定電路變化后的整機設(shè)備各項指標(biāo)是否滿足其技術(shù)規(guī)范要求； (5)通過對基于FPGA的中頻數(shù)字相關(guān)器與SAW.P.TDL的主要性能參數(shù)進行對比測試和分析,特別是電路對頻率偏移響應(yīng)特性的對比分析,從而得出初步的結(jié)論。
標(biāo)簽： 中頻 數(shù)字 工程實現(xiàn)
上傳時間： 2013-06-22
上傳用戶：徐孺
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