隨著我國(guó)信息化發(fā)展進(jìn)程加快，信息化覆蓋面擴(kuò)大，信息安全問(wèn)題也就隨之增多，其影響和后果也更加廣泛和嚴(yán)重。同時(shí)，信息安全及其對(duì)經(jīng)濟(jì)發(fā)展、國(guó)家安全和社會(huì)穩(wěn)定的重大影響，正日益突出地顯現(xiàn)出來(lái)，受到越來(lái)越多的關(guān)注。在和平年代，通過(guò)對(duì)信息載體進(jìn)行大規(guī)模的物理破壞，從而達(dá)到危害信息安全的目的，在一定程度上是行不通的。然而，在信息安全的角力上，破壞者從來(lái)都沒(méi)有放棄過(guò)，他們把目標(biāo)對(duì)準(zhǔn)了信息載體中的數(shù)據(jù)，由于數(shù)據(jù)的易失性，計(jì)算機(jī)數(shù)據(jù)成為信息安全中的最大隱患，同時(shí)也是破壞信息安全的一個(gè)突破口。 本文提出研制硬盤(pán)加密卡的主要目的是為了防止對(duì)計(jì)算機(jī)數(shù)據(jù)的竊取，保護(hù)硬盤(pán)中的數(shù)據(jù)。破壞者在得到硬盤(pán)后，也不能夠得到硬盤(pán)中的數(shù)據(jù)，從而達(dá)到保護(hù)信息安全的目的。加密卡提供兩個(gè)符合ATA-6標(biāo)準(zhǔn)的接口，串接在主板IDE接口和硬盤(pán)之間。存儲(chǔ)在硬盤(pán)上的數(shù)據(jù)，是經(jīng)過(guò)加密以后的加密數(shù)據(jù)；從硬盤(pán)上讀出的數(shù)據(jù)，必須經(jīng)過(guò)該卡的解密才可被正常使用，否則只是一堆亂碼。加密卡采用FPGA技術(shù)實(shí)現(xiàn)IDE接口和加密算法，以減小加解密帶來(lái)的速度上的影響。 論文的工作重點(diǎn)主要有以下幾個(gè)方面的內(nèi)容：FPGA及VHDL語(yǔ)言的研究，ATA協(xié)議標(biāo)準(zhǔn)研究及IDE接口的FPGA實(shí)現(xiàn)。論文對(duì)ATA協(xié)議做了細(xì)致的研究，分析了硬盤(pán)接口的工作機(jī)制以及主機(jī)與硬盤(pán)之間的通信協(xié)議，并在此基礎(chǔ)上，重點(diǎn)研究了用FPGA的編程功能來(lái)實(shí)現(xiàn)一個(gè)計(jì)算機(jī)硬件底層接口協(xié)議的方法，詳細(xì)介紹了芯片的內(nèi)部框圖及FPGA的軟件流程圖，提出了在實(shí)現(xiàn)過(guò)程中應(yīng)注意的要點(diǎn)，最終用FPGA構(gòu)建了一個(gè)雙向IDE硬盤(pán)通道，實(shí)現(xiàn)了兩套符合ATA-6規(guī)范的IDE接口。
標(biāo)簽： FPGA 硬盤(pán) 加密卡 中的應(yīng)用
上傳時(shí)間： 2013-08-02
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protel99元件庫(kù)元件名稱(chēng)及中英對(duì)照.doc
上傳時(shí)間： 2013-04-24
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書(shū)中以國(guó)家“3C”認(rèn)證為出發(fā)點(diǎn)，引出產(chǎn)品對(duì)電磁兼容的基本要求，給出相關(guān)產(chǎn)品所必須進(jìn)行的電磁兼容測(cè)試項(xiàng)目及所采用測(cè)試標(biāo)準(zhǔn)。本書(shū)無(wú)意成為現(xiàn)有標(biāo)準(zhǔn)的翻版，而希望成為讀者在學(xué)習(xí)、理解和掌握標(biāo)準(zhǔn)時(shí)的一種補(bǔ)充。為此，書(shū)中重點(diǎn)說(shuō)明每種試驗(yàn)的目的、作者對(duì)標(biāo)準(zhǔn)的理解、試驗(yàn)中對(duì)試驗(yàn)儀器的要求、必須有的試驗(yàn)配置、正確的試驗(yàn)方法和對(duì)標(biāo)準(zhǔn)的點(diǎn)評(píng)等。考慮到國(guó)內(nèi)眾多企業(yè)在開(kāi)展電磁兼容試驗(yàn)的同時(shí)，也在考慮試驗(yàn)場(chǎng)地的建設(shè)，為此本書(shū)也選編了部分這方面的內(nèi)容，說(shuō)明了各種場(chǎng)地的特點(diǎn)、主要技術(shù)指標(biāo)及選用中的注意事項(xiàng)。
標(biāo)簽： 3C認(rèn)證 電磁兼容測(cè)試
上傳時(shí)間： 2013-07-09
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1.打開(kāi)功能是專(zhuān)門(mén)用于對(duì)C語(yǔ)言文件自動(dòng)提取顯示所需要的漢字，進(jìn)行點(diǎn)陣碼數(shù)據(jù)轉(zhuǎn)換的，在您的C語(yǔ)言程序中，有一點(diǎn)需要特別留意：您的注解中請(qǐng)不要使用雙引號(hào)，否則會(huì)引起提取錯(cuò)誤。軟件包中的文件ee.c作為一個(gè)簡(jiǎn)單例程供提取測(cè)試用。2。提取以后的點(diǎn)陣碼可以隨意修改點(diǎn)陣數(shù)據(jù)，使用鼠標(biāo)的左鍵為加一點(diǎn)，右鍵為擦除一點(diǎn)。修改完畢請(qǐng)按旁邊的確認(rèn)鍵將數(shù)據(jù)記錄到點(diǎn)陣碼中，否則您的修改將自動(dòng)放棄。3。點(diǎn)陣碼可以隨意平移，請(qǐng)謹(jǐn)慎使用。平移之前請(qǐng)查看一遍所有的字符點(diǎn)陣圖，平移有可能會(huì)丟失邊界點(diǎn)，移出了邊界的點(diǎn)陣將被丟棄，不可恢復(fù)。平移
上傳時(shí)間： 2013-06-16
上傳用戶(hù)：tyg88888
cortex在rvmdk中設(shè)置方式，及STM32在RVMDK中入門(mén)講解之開(kāi)發(fā)環(huán)境的建立
上傳時(shí)間： 2013-06-10
上傳用戶(hù)：sh19831212
教你如何在Cadence Pspice中使用變壓器
上傳時(shí)間： 2013-05-23
上傳用戶(hù)：飛翔的胸毛
正交頻分復(fù)用（OFDM）是一種無(wú)線(xiàn)環(huán)境下的高速傳輸技術(shù)，它使用一系列低速子載波并行傳輸數(shù)據(jù)，具有抗多徑干擾的能力、能以很高的頻譜利用率實(shí)現(xiàn)高速數(shù)據(jù)傳輸?shù)葍?yōu)點(diǎn)。數(shù)字音頻廣播（DAB）系統(tǒng)中采用OFDM調(diào)制技術(shù)。 本文首先概述了OF'DM的基本原理和實(shí)現(xiàn)方法，分析了DAB中不同模式下OFDM調(diào)制的參數(shù)和特點(diǎn)。實(shí)現(xiàn)OFDM的核心技術(shù)是快速傅立葉變換（FFT）。本文在分析研究了多種FFT算法的基礎(chǔ)上選擇了最適合FPGA實(shí)現(xiàn)的，滿(mǎn)足DAB系統(tǒng)中OFDM調(diào)制要求的FFT算法，即將2048點(diǎn)FFT分解為基-4和基-2混合基算法。 本文研究重點(diǎn)是使用FPGA實(shí)現(xiàn)2048點(diǎn)復(fù)數(shù)FFT處理器。2048點(diǎn)FFT由五級(jí)基-4運(yùn)算和一級(jí)基-2運(yùn)算組成。針對(duì)這一算法以及FPGA特點(diǎn)，進(jìn)行系統(tǒng)結(jié)構(gòu)設(shè)計(jì)、各個(gè)模塊設(shè)計(jì)、FPGA實(shí)現(xiàn)和測(cè)試。一個(gè)基-4和基-2復(fù)用的蝶形運(yùn)算模塊是整個(gè)FFT處理器的核心部分。此外系統(tǒng)還包括：系統(tǒng)控制模塊，地址產(chǎn)生模塊，RAM和ROM。本文特別針對(duì)2048點(diǎn)按頻率抽取基-4/2順序處理的FFT處理器提出了一種巧妙的數(shù)據(jù)地址和旋轉(zhuǎn)因子地址生成的方法。 仿真和驗(yàn)證表明，運(yùn)算的結(jié)果可以達(dá)到一定的精度要求，運(yùn)算速度滿(mǎn)足系統(tǒng)要求，說(shuō)明該OFDM調(diào)制器的設(shè)計(jì)是可行的，可以應(yīng)用于DAB系統(tǒng)中
標(biāo)簽： OFDM 數(shù)字音頻廣播 調(diào)制
上傳時(shí)間： 2013-06-05
上傳用戶(hù)：star_in_rain
隨著圖像分辨率的越來(lái)越高，軟件實(shí)現(xiàn)的圖像處理無(wú)法滿(mǎn)足實(shí)時(shí)性的需求；同時(shí)FPGA等可編程器件的快速發(fā)展使得硬件實(shí)現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國(guó)內(nèi)外的一個(gè)熱門(mén)領(lǐng)域。 本文在FPGA平臺(tái)上，用Verilog HDL實(shí)現(xiàn)了一個(gè)研究圖像處理算法的可重復(fù)配置的硬件模塊架構(gòu)，架構(gòu)包括PC機(jī)預(yù)處理和通信軟件，控制模塊，計(jì)算單元，存儲(chǔ)器模塊和通信適配模塊五個(gè)部分。其中的計(jì)算模塊負(fù)責(zé)具體算法的實(shí)現(xiàn)，根據(jù)不同的圖像處理算法可以獨(dú)立實(shí)現(xiàn)。架構(gòu)為計(jì)算模塊實(shí)現(xiàn)了一個(gè)可添加、移出接口，不同的算法設(shè)計(jì)只要符合該接口就可以方便的加入到模塊架構(gòu)中來(lái)進(jìn)行調(diào)試和運(yùn)行。 在硬件架構(gòu)的基礎(chǔ)上本文實(shí)現(xiàn)了排序?yàn)V波，中值濾波，卷積運(yùn)算及高斯濾波，形態(tài)學(xué)算子運(yùn)算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設(shè)計(jì)方法及優(yōu)化策略，通過(guò)性能分析，F(xiàn)PGA實(shí)現(xiàn)圖像處理在時(shí)間上比軟件處理有了很大的提高；通過(guò)結(jié)果的比較，發(fā)現(xiàn)FPGA的處理結(jié)果達(dá)到了軟件處理幾乎同等的效果水平。最后本文在實(shí)現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進(jìn)，提高了算法的可用性，同時(shí)為進(jìn)一步的研究提供了更加便利的平臺(tái)。 整個(gè)設(shè)計(jì)都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開(kāi)發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺(tái)上實(shí)現(xiàn)。在軟件仿真過(guò)程中利用了ISE8.2自帶仿真工具和ModelSim結(jié)合使用。 本課題為制造FPGA的專(zhuān)用圖像處理芯片做了有益的探索性研究，為實(shí)現(xiàn)FPGA為核心處理芯片的實(shí)時(shí)圖像處理系統(tǒng)有著積極的作用。
標(biāo)簽： 圖像處理 算法研究 硬件設(shè)計(jì)
上傳時(shí)間： 2013-05-30
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激光光譜探測(cè)是激光偵查、激光告警、污染物檢測(cè)等領(lǐng)域中采用的重要技術(shù)。通過(guò)對(duì)來(lái)襲激光的光譜特征進(jìn)行識(shí)別，可以為光電對(duì)抗提供依據(jù)。本文在分析和研究現(xiàn)有激光光譜探測(cè)技術(shù)的基礎(chǔ)上，提出了通過(guò)非掃描M-Z干涉法來(lái)獲取激光信號(hào)的相干圖，并對(duì)該圖進(jìn)行快速傅立葉變換，從而實(shí)時(shí)獲得激光光譜的技術(shù)。 在研究中，由M-Z干涉具形成的激光干涉條紋經(jīng)CCD相機(jī)轉(zhuǎn)換后以時(shí)間序列依次輸出電信號(hào)，該時(shí)間序列的快速傅立葉變換用FPGA實(shí)現(xiàn)。論文依據(jù)告警系統(tǒng)響應(yīng)時(shí)間和信噪比的要求，確定了探測(cè)器陣列的結(jié)構(gòu)類(lèi)型和有關(guān)參數(shù)；設(shè)計(jì)了CCD相機(jī)和FPGA的接口電路；編寫(xiě)了數(shù)據(jù)傳輸和存儲(chǔ)模塊。 在快速傅立葉變換的實(shí)現(xiàn)上，首先確定了采用基2按時(shí)間抽取的方法作為實(shí)現(xiàn)算法；應(yīng)用型號(hào)為XC3S400的FPGA芯片，依靠ISE8.1軟件開(kāi)發(fā)平臺(tái)，用硬件語(yǔ)言編寫(xiě)了精度為10位，序列長(zhǎng)度為512點(diǎn)的快速傅里葉變換程序，并將所有程序成功下載到FPGA的配置芯片中。 此外，論文還設(shè)計(jì)了顯示、電壓轉(zhuǎn)換、FPGA配置電路。最后，對(duì)設(shè)計(jì)的快速傅里葉變換模塊進(jìn)行了測(cè)試，將FPGA運(yùn)算結(jié)果與理論計(jì)算結(jié)果進(jìn)行了比較，結(jié)果表明FPGA計(jì)算結(jié)果達(dá)到應(yīng)有的精度，運(yùn)行速度可以滿(mǎn)足激光光譜的實(shí)時(shí)探測(cè)要求。
標(biāo)簽： 激光 光譜 探測(cè) 快速傅里葉變換
上傳時(shí)間： 2013-08-04
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在過(guò)去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬(wàn)等效門(mén)、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來(lái)越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時(shí)鐘延時(shí)問(wèn)題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏差，本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路，和延時(shí)補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)過(guò)程即可完成輸入輸出時(shí)鐘的同步，鎖定時(shí)間較短，噪聲不會(huì)積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動(dòng)時(shí)間為35ps，鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外，完成了時(shí)鐘相移電路的設(shè)計(jì)，實(shí)現(xiàn)可編程相移，為用戶(hù)提供與輸入時(shí)鐘同頻的相位差為90度，180度，270度的相移時(shí)鐘；時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì)，實(shí)現(xiàn)可編程占空比，可以提供占空比為50/50的時(shí)鐘信號(hào)；時(shí)鐘分頻電路的設(shè)計(jì)，實(shí)現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時(shí)鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-07-06
上傳用戶(hù)：LouieWu
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