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乘法器設(shè)計(jì)

  • matlab下

    matlab下,使用dspbuilder實(shí)現(xiàn)的復(fù)數(shù)乘法器模塊的源碼

    標(biāo)簽: matlab

    上傳時(shí)間: 2013-12-21

    上傳用戶:變形金剛

  • 倒數(shù)計(jì)數(shù)器

    倒數(shù)計(jì)數(shù)器,用于各種乘法器的應(yīng)用,或者其他應(yīng)用當(dāng)中

    標(biāo)簽: 計(jì)數(shù)器

    上傳時(shí)間: 2013-12-25

    上傳用戶:daoxiang126

  • 朋友

    朋友,我是Jawen.看到先前上載的一套CPLD開發(fā)板的VHDL源碼挺受歡迎的,現(xiàn)在就將她的Verilog源碼也一并貢獻(xiàn)給大家:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機(jī),四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關(guān),串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數(shù)字時(shí)鐘

    標(biāo)簽:

    上傳時(shí)間: 2014-01-23

    上傳用戶:wys0120

  • 本書以最新的資訊家電、智慧型手機(jī)、PDA產(chǎn)品為出發(fā)點(diǎn)

    本書以最新的資訊家電、智慧型手機(jī)、PDA產(chǎn)品為出發(fā)點(diǎn),廣泛並深入分析相關(guān)的嵌入式系統(tǒng)技術(shù)。 適合閱讀: 產(chǎn)品主管、系統(tǒng)設(shè)計(jì)分析人員、欲進(jìn)入此領(lǐng)域的工程師、大專院校教學(xué). 本書效益: 為開發(fā)嵌入式系統(tǒng)產(chǎn)品必備入門聖經(jīng) 進(jìn)入嵌入式系統(tǒng)領(lǐng)域的寶典 第三代行動通訊終端設(shè)備與內(nèi)容服務(wù)的必備知識.

    標(biāo)簽: PDA

    上傳時(shí)間: 2015-09-03

    上傳用戶:阿四AIR

  • YUV轉(zhuǎn)RGB的源程序

    YUV轉(zhuǎn)RGB的源程序,使用到了硬件加速器,可利用FGPA的乘法器加速處理速度。

    標(biāo)簽: YUV RGB 源程序

    上傳時(shí)間: 2014-11-26

    上傳用戶:chenjjer

  • 100個(gè)經(jīng)典vhdl編程實(shí)例

    100個(gè)經(jīng)典vhdl編程實(shí)例, 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù) 第11例 七值邏輯線或分辨函數(shù) 第12例 轉(zhuǎn)換函數(shù) 第13例 左移函數(shù) 第14例 七值邏輯程序包 第15例 四輸入多路器......

    標(biāo)簽: vhdl 100 編程實(shí)例

    上傳時(shí)間: 2014-01-20

    上傳用戶:agent

  • 這是GPS接收機(jī)

    這是GPS接收機(jī),基帶處理模塊中累加模塊設(shè)計(jì)代碼,用于碼跟蹤環(huán)。代碼設(shè)計(jì)巧妙,避免了消耗FPGA中比較稀缺的硬件乘法器資源。

    標(biāo)簽: GPS 接收機(jī)

    上傳時(shí)間: 2013-12-24

    上傳用戶:xinzhch

  • C++ 固定資產(chǎn)管理系統(tǒng)

    C++ 固定資產(chǎn)管理系統(tǒng),可做課程設(shè)計(jì)。

    標(biāo)簽: 管理系統(tǒng)

    上傳時(shí)間: 2015-11-07

    上傳用戶:huql11633

  • 用verlog語言編的一些基礎(chǔ)實(shí)驗(yàn),適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器

    用verlog語言編的一些基礎(chǔ)實(shí)驗(yàn),適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器,乘法器,除法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器等等。

    標(biāo)簽: verlog FPGA CPLD 8位

    上傳時(shí)間: 2013-12-29

    上傳用戶:siguazgb

  • This application report describes the use of Timer_A3 to decode RC5 and SIRC TV IR remote control si

    This application report describes the use of Timer_A3 to decode RC5 and SIRC TV IR remote control signals. The decoder described in this report is interrupt-driven and operates a background function using specific features the Timer_A3. Only a small portion of the MSP430 CPU?s nonreal-time resources is used. Specific hardware bit-latching capabilities of the Timer_A3 module are used for real-time decoding of the IR data signal, independent and asynchronous to the CPU. CPU activity and power consumption are kept to an absolute minimum level. The Timer_A3 decoder implementation also allows other tasks to occur simultaneously if required. The solutions provided are written specifically for MSP430x11x(1) and MSP430x12x derivatives, but can be adapted to any other MSP430 incorporating Timer_A3. 電視遙控器設(shè)計(jì)基於MSP430

    標(biāo)簽: application describes Timer_A control

    上傳時(shí)間: 2014-01-01

    上傳用戶:qq21508895

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