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乘除法

模擬乘法器及其在運(yùn)算電路中的應(yīng)用

　　模擬乘法器在運(yùn)算電路中的應(yīng)用　　8.6.1 乘法運(yùn)算電路　　8.6.2 除法運(yùn)算電路　　8.6.3 開方運(yùn)算電路

標(biāo)簽： 模擬乘法器中的應(yīng)用運(yùn)算電路

上傳時(shí)間： 2013-10-10

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1. 計(jì)算器實(shí)現(xiàn)的功能（1）整數(shù)的加、減、乘、除運(yùn)算；（2）小數(shù)的加、減運(yùn)算

1. 計(jì)算器實(shí)現(xiàn)的功能（1）整數(shù)的加、減、乘、除運(yùn)算；（2）小數(shù)的加、減運(yùn)算，包含小數(shù)加、減整數(shù)；（3）運(yùn)算出錯(cuò)后報(bào)錯(cuò)，并重新開始。（4）LED顯示輸出 2. 運(yùn)算狀態(tài)下，報(bào)錯(cuò)的幾種情況（按‘=’后重新開始）（1）應(yīng)該輸入數(shù)字時(shí)，按符號(hào)，即第一個(gè)輸入的數(shù)字是符號(hào)；（2）兩數(shù)之和大于四位數(shù)；（3）兩數(shù)之差為負(fù)數(shù)；（4）乘法的結(jié)果大于四位數(shù)；（5）除法的除數(shù)是零；（6）運(yùn)算小數(shù)乘法；（7）運(yùn)算小數(shù)除法。

標(biāo)簽： 減運(yùn)算計(jì)算器整數(shù)

上傳時(shí)間： 2016-07-08

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RS（255，223）譯碼器的FPGA實(shí)現(xiàn)及其性能測(cè)試

　　本課題首先研究了常規(guī)的RS譯碼器的算法，確定在關(guān)鍵方程的計(jì)算中采用一種新改進(jìn)的BM算法，然后提出了基于復(fù)數(shù)基的有限域快速并行乘法器和利用冪指數(shù)相減進(jìn)行除法計(jì)算的有限域除法器，通過(guò)這些優(yōu)化方法提高了RS譯碼器的速度，減少了譯碼延時(shí)和硬件資源使用，最后利用VHDL硬件描述語(yǔ)言在FPGA上實(shí)現(xiàn)了流水線處理的RS(255,223)譯碼器。　　本課題實(shí)現(xiàn)的RS(255,223)硬件譯碼器的性能在國(guó)內(nèi)具有領(lǐng)先水平，對(duì)我國(guó)以后航天項(xiàng)目高速數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)有著很大的意義。　

標(biāo)簽： FPGA 255 223 譯碼器

上傳時(shí)間： 2013-06-29

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在精密乘法器設(shè)計(jì)中采用AD630整流放大器

在精密乘法器設(shè)計(jì)中采用AD630整流放大器:

標(biāo)簽： 630 AD 精密乘法器設(shè)計(jì)

上傳時(shí)間： 2013-07-10

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紋理映射算法研究與FPGA實(shí)現(xiàn)

紋理映射在計(jì)算機(jī)圖形計(jì)算中屬于光柵化階段，處理的是像素，主要的特點(diǎn)是數(shù)據(jù)的吞吐量大，對(duì)實(shí)時(shí)系統(tǒng)來(lái)說(shuō)轉(zhuǎn)換的速度是一個(gè)關(guān)鍵的因素，人們尋求各種加速算法來(lái)提高運(yùn)算速度。傳統(tǒng)的方法是用更快的處理器，并行算法或?qū)Ｓ糜布ｋS著數(shù)字技術(shù)的發(fā)展，尤其是可編程邏輯門陣列(FPGAs)的發(fā)展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發(fā)展，當(dāng)前的FPGA芯片已經(jīng)能夠運(yùn)算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，F(xiàn)PGA芯片非常適合這項(xiàng)工作。本文主要工作包括以下幾個(gè)方面： 1、本文提出了一種MIPmapping紋理映射優(yōu)化方法，改進(jìn)了MIPmapping映射細(xì)化層次算法及紋理圖像的存儲(chǔ)方式，減少紋理尋址的計(jì)算量，提高紋理存儲(chǔ)的相關(guān)性。詳細(xì)內(nèi)容請(qǐng)閱讀第三章。 2、提出了一種MIPmapping紋理映射優(yōu)化方法的硬件實(shí)現(xiàn)方案，該方案針對(duì)移動(dòng)設(shè)備對(duì)功耗和面積的要求，以及分辨率不高的特點(diǎn)，在參數(shù)空間到紋理地址的計(jì)算中用定點(diǎn)數(shù)來(lái)實(shí)現(xiàn)。詳細(xì)內(nèi)容請(qǐng)閱讀第四章。 3、實(shí)現(xiàn)了紋理映射流水線單元紋理地址產(chǎn)生電路，及紋理濾波電路的FPGA設(shè)計(jì)，并給出設(shè)計(jì)的綜合和仿真結(jié)果。詳細(xì)內(nèi)容請(qǐng)閱讀第五章4、實(shí)現(xiàn)了符合IEEE 754單精度標(biāo)準(zhǔn)的乘法、乘累加及除法運(yùn)算器電路。乘法器采用改進(jìn)型Booth編碼電路以減少部分積數(shù)量，用Wallace對(duì)部分積進(jìn)行壓縮；乘累加器采用multiply-add fused算法，對(duì)關(guān)鍵路徑進(jìn)行了優(yōu)化；除法器為基于改進(jìn)型泰勒級(jí)數(shù)展開的查找表結(jié)構(gòu)實(shí)現(xiàn)，查找表尺寸只有208字節(jié)，電路為固定時(shí)延，在電路尺寸、延時(shí)及復(fù)雜度方面進(jìn)行了較好的平衡。

標(biāo)簽： FPGA 映射算法研究

上傳時(shí)間： 2013-04-24

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RSA密碼算法的模冪模乘的快速實(shí)現(xiàn)

基于FPGA的RSA密碼算法的模冪模乘的快速實(shí)現(xiàn)

標(biāo)簽： RSA 模密碼算法快速實(shí)現(xiàn)

上傳時(shí)間： 2013-04-24

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匯編程序

用匯編程序?qū)崿F(xiàn)加、減、乘、除法的運(yùn)算。

標(biāo)簽： 匯編程序

上傳時(shí)間： 2013-04-24

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GF_2_m_域乘法器的快速設(shè)計(jì)及FPGA實(shí)現(xiàn)

GF_2_m_域乘法器的快速設(shè)計(jì)及FPGA實(shí)現(xiàn)，對(duì)于rs編翼碼的理解和設(shè)計(jì)有幫助

標(biāo)簽： FPGA GF 乘法器

上傳時(shí)間： 2013-08-16

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制作CPLD電路實(shí)驗(yàn)板的方法及步驟

本文詳細(xì)介紹了制作電路板的方法及步驟.\r\n實(shí)驗(yàn)板的功能\r\n這個(gè)實(shí)驗(yàn)板可以做如下實(shí)驗(yàn)：\r\n1．可以進(jìn)行運(yùn)算器（加、減、乘和除法）、比較器、譯碼器、編碼器、選擇器、分配器和一般組合電路的實(shí)驗(yàn)\r\n2．可以進(jìn)行觸發(fā)器、寄存器、計(jì)數(shù)器和一般時(shí)序電路的實(shí)驗(yàn)\r\n3．可以進(jìn)行頻率計(jì)電路、時(shí)鐘電路、計(jì)時(shí)電路、交通燈等復(fù)雜數(shù)字系統(tǒng)的實(shí)驗(yàn)\r\n4．加擴(kuò)展板可以進(jìn)行A/D、D/A、串行E2ROM和8031單片機(jī)等方面的實(shí)驗(yàn)\r\n

標(biāo)簽： CPLD 電路實(shí)驗(yàn)板

上傳時(shí)間： 2013-09-01

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模擬乘法器ADL5391的原理與應(yīng)用

簡(jiǎn)單介紹了ADI公司推出的新一代高性能模擬乘法器ADL5391的主要特性和工作原理。給出了基于ADL5391的寬帶乘法器的典型應(yīng)用電路，并對(duì)其進(jìn)行了測(cè)試。最后設(shè)計(jì)了基于ADL5391的二倍頻電路，測(cè)試結(jié)果表明該二倍頻電路具有性能穩(wěn)定、工作頻帶寬、測(cè)量精度高、抗干擾能力強(qiáng)等優(yōu)點(diǎn)。

標(biāo)簽： 5391 ADL 模擬乘法器

上傳時(shí)間： 2013-10-25

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