信號(hào)處理FPGA實(shí)現(xiàn)參考,IEEE transaction 的一篇文章。主要針對(duì)信號(hào)處理中加窗、FFT、VSLI快速實(shí)現(xiàn)中誤差地等問題。
標(biāo)簽： transaction FPGA IEEE 信號(hào)處理
上傳時(shí)間： 2013-08-12
上傳用戶：奇奇奔奔
基礎(chǔ)性試驗(yàn)\r\n實(shí)踐性試驗(yàn)\r\n綜合性試驗(yàn)\r\n提升性試驗(yàn)\r\n交通燈設(shè)計(jì)
標(biāo)簽： FPGA 交通燈
上傳時(shí)間： 2013-08-13
上傳用戶：Breathe0125
基于FPGA的DDS信號(hào)發(fā)生器的簡(jiǎn)單實(shí)現(xiàn)。這種方法簡(jiǎn)單可靠、控制方便，且具有很高的頻率分辨率和轉(zhuǎn)換速度，非常適合快速跳頻通信的要求。 DDS（直接數(shù)字合成）是近年來迅速發(fā)展起來的一種新的頻率合成方法。
標(biāo)簽： FPGA DDS 信號(hào)發(fā)生器
上傳用戶：zl5712176
FPGA在高速數(shù)字信號(hào)處理系統(tǒng)中的應(yīng)用.pdf
標(biāo)簽： FPGA 高速數(shù)字信號(hào) 處理系統(tǒng) 中的應(yīng)用
上傳時(shí)間： 2013-08-14
上傳用戶：yxgi5
ＤＳＰ——ＦＰＧＡ實(shí)時(shí)信號(hào)處理系統(tǒng)的實(shí)現(xiàn)說明
標(biāo)簽： DSP-FPGA 實(shí)時(shí)信號(hào) 處理系統(tǒng)
上傳時(shí)間： 2013-08-15
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xilinx fpga 做VGA驅(qū)動(dòng)信號(hào)的Verilog原代碼,ise版本9.2,
標(biāo)簽： Verilog xilinx fpga VGA
上傳時(shí)間： 2013-08-16
上傳用戶：jasson5678
基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n
標(biāo)簽： Verilog FPGA HDL 交通燈
上傳時(shí)間： 2013-08-18
上傳用戶：BOBOniu
一篇用VHDL實(shí)現(xiàn)的交通燈設(shè)計(jì)，具有燈種顯示和倒計(jì)時(shí)功能
標(biāo)簽： VHDL 交通燈
上傳時(shí)間： 2013-08-19
上傳用戶：jackandlee
這是一個(gè)用Verilog HDL語(yǔ)言編寫的交通燈程序。可以用Quartus II運(yùn)行。
標(biāo)簽： Verilog HDL 語(yǔ)言 編寫
上傳用戶：alex wang
關(guān)鍵字： 基帶 采樣 頻譜 信號(hào)
標(biāo)簽： 基帶 信號(hào) 采樣 頻譜
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